TimeQuest Timing Analyzer report for ghrd_10as066n2 Wed Jan 02 00:15:06 2019 Quartus Prime Version 17.1.1 Internal Build 593 12/11/2017 SJ Standard Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. TimeQuest Timing Analyzer Summary 3. Parallel Compilation 4. SDC File List 5. Clocks 6. Slow 900mV 100C Model Fmax Summary 7. Timing Closure Recommendations 8. Slow 900mV 100C Model Setup Summary 9. Slow 900mV 100C Model Hold Summary 10. Slow 900mV 100C Model Recovery Summary 11. Slow 900mV 100C Model Removal Summary 12. Slow 900mV 100C Model Minimum Pulse Width Summary 13. Slow 900mV 100C Model Net Delay Summary 14. Slow 900mV 100C Model Metastability Summary 15. soc_inst|emif_a10_hps_0 Read Capture 16. soc_inst|emif_a10_hps_0 Write 17. soc_inst|emif_a10_hps_0 Address/Command 18. soc_inst|emif_a10_hps_0 DQS Gating 19. soc_inst|emif_a10_hps_0 Write Levelling 20. soc_inst|emif_a10_hps_0 21. Slow 900mV 0C Model Fmax Summary 22. Slow 900mV 0C Model Setup Summary 23. Slow 900mV 0C Model Hold Summary 24. Slow 900mV 0C Model Recovery Summary 25. Slow 900mV 0C Model Removal Summary 26. Slow 900mV 0C Model Minimum Pulse Width Summary 27. Slow 900mV 0C Model Net Delay Summary 28. Slow 900mV 0C Model Metastability Summary 29. soc_inst|emif_a10_hps_0 Read Capture 30. soc_inst|emif_a10_hps_0 Write 31. soc_inst|emif_a10_hps_0 Address/Command 32. soc_inst|emif_a10_hps_0 DQS Gating 33. soc_inst|emif_a10_hps_0 Write Levelling 34. soc_inst|emif_a10_hps_0 35. Fast 900mV 100C Model Setup Summary 36. Fast 900mV 100C Model Hold Summary 37. Fast 900mV 100C Model Recovery Summary 38. Fast 900mV 100C Model Removal Summary 39. Fast 900mV 100C Model Minimum Pulse Width Summary 40. Fast 900mV 100C Model Net Delay Summary 41. Fast 900mV 100C Model Metastability Summary 42. soc_inst|emif_a10_hps_0 Read Capture 43. soc_inst|emif_a10_hps_0 Write 44. soc_inst|emif_a10_hps_0 Address/Command 45. soc_inst|emif_a10_hps_0 DQS Gating 46. soc_inst|emif_a10_hps_0 Write Levelling 47. soc_inst|emif_a10_hps_0 48. Fast 900mV 0C Model Setup Summary 49. Fast 900mV 0C Model Hold Summary 50. Fast 900mV 0C Model Recovery Summary 51. Fast 900mV 0C Model Removal Summary 52. Fast 900mV 0C Model Minimum Pulse Width Summary 53. Fast 900mV 0C Model Net Delay Summary 54. Fast 900mV 0C Model Metastability Summary 55. soc_inst|emif_a10_hps_0 Read Capture 56. soc_inst|emif_a10_hps_0 Write 57. soc_inst|emif_a10_hps_0 Address/Command 58. soc_inst|emif_a10_hps_0 DQS Gating 59. soc_inst|emif_a10_hps_0 Write Levelling 60. soc_inst|emif_a10_hps_0 61. Multicorner Timing Analysis Summary 62. Board Trace Model Assignments 63. Input Transition Times 64. Signal Integrity Metrics (Slow 900mv 100c Model) 65. Signal Integrity Metrics (Fast 900mv 0c Model) 66. Setup Transfers 67. Hold Transfers 68. Recovery Transfers 69. Removal Transfers 70. Unconstrained Paths Summary 71. Clock Status Summary 72. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 2017 Intel Corporation. All rights reserved. Your use of Intel Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Intel Program License Subscription Agreement, the Intel Quartus Prime License Agreement, the Intel FPGA IP License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Intel and sold by Intel or its authorized distributors. Please refer to the applicable agreement for further details. +------------------------------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +-----------------------+------------------------------------------------------------------+ ; Quartus Prime Version ; Version 17.1.1 Internal Build 593 12/11/2017 SJ Standard Edition ; ; Timing Analyzer ; TimeQuest Spectra-Q ; ; Revision Name ; ghrd_10as066n2 ; ; Device Family ; Arria 10 ; ; Device Name ; 10AS066N3F40E2SGE2 ; ; Timing Models ; Preliminary ; ; Delay Model ; Combined ; ; Rise/Fall Delays ; Enabled ; +-----------------------+------------------------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 8 ; ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 1.16 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; 5.3% ; ; Processor 3 ; 5.3% ; ; Processor 4 ; 5.3% ; +----------------------------+-------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------+ ; SDC File List ; +---------------------------------------------------------------------------------------------------------------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +---------------------------------------------------------------------------------------------------------------------+--------+--------------------------+ ; ghrd_10as066n2/altera_jtag_dc_streaming_171/synth/altera_avalon_st_jtag_interface.sdc ; OK ; Wed Jan 02 00:14:55 2019 ; ; ghrd_10as066n2/altera_reset_controller_171/synth/altera_reset_controller.sdc ; OK ; Wed Jan 02 00:14:55 2019 ; ; ghrd_10as066n2/altera_avalon_dc_fifo_171/synth/altera_avalon_dc_fifo.sdc ; OK ; Wed Jan 02 00:14:55 2019 ; ; ghrd_10as066n2/altera_emif_arch_nf_171/synth/ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy.sdc ; OK ; Wed Jan 02 00:14:56 2019 ; ; ghrd_10as066n2/altera_avalon_mm_clock_crossing_bridge_171/synth/altera_avalon_dc_fifo.sdc ; OK ; Wed Jan 02 00:14:56 2019 ; ; ghrd_10as066n2/altera_avalon_st_handshake_clock_crosser_171/synth/altera_avalon_st_handshake_clock_crosser.sdc ; OK ; Wed Jan 02 00:14:56 2019 ; ; ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc ; OK ; Wed Jan 02 00:14:56 2019 ; ; ghrd_10as066n2/altera_xcvr_native_a10_171/synth/altera_xcvr_native_a10_false_paths.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; ; ghrd_timing.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; ; fpga_pcie.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; ; subsys_pcie_avmm256/altera_avalon_mm_clock_crossing_bridge_171/synth/altera_avalon_dc_fifo.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; ; subsys_pcie_avmm256/altera_reset_controller_171/synth/altera_reset_controller.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; ; subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; ; subsys_pcie_avmm256/altera_xcvr_native_a10_171/synth/altera_xcvr_native_a10_false_paths.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; ; subsys_pcie_avmm256/altera_avalon_st_handshake_clock_crosser_171/synth/altera_avalon_st_handshake_clock_crosser.sdc ; OK ; Wed Jan 02 00:14:57 2019 ; +---------------------------------------------------------------------------------------------------------------------+--------+--------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +--------------------------------------------------------------------------+-----------+--------+-------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-----------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +--------------------------------------------------------------------------+-----------+--------+-------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-----------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; altera_reserved_tck ; Base ; 41.666 ; 24.0 MHz ; 0.000 ; 20.833 ; ; ; ; ; ; ; ; ; ; ; { altera_reserved_tck } ; ; hps_memory_mem_dqs[0]_IN ; Base ; 0.937 ; 1067.24 MHz ; 0.000 ; 0.469 ; ; ; ; ; ; ; ; ; ; ; { hps_memory_mem_dqs[0] } ; ; hps_memory_mem_dqs[1]_IN ; Base ; 0.937 ; 1067.24 MHz ; 0.000 ; 0.469 ; ; ; ; ; ; ; ; ; ; ; { hps_memory_mem_dqs[1] } ; ; hps_memory_mem_dqs[2]_IN ; Base ; 0.937 ; 1067.24 MHz ; 0.000 ; 0.469 ; ; ; ; ; ; ; ; ; ; ; { hps_memory_mem_dqs[2] } ; ; hps_memory_mem_dqs[3]_IN ; Base ; 0.937 ; 1067.24 MHz ; 0.000 ; 0.469 ; ; ; ; ; ; ; ; ; ; ; { hps_memory_mem_dqs[3] } ; ; MAIN_CLOCK ; Base ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; ; ; ; ; ; ; ; ; ; ; { fpga_clk_100 } ; ; pcie_refclk_100 ; Base ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; ; ; ; ; ; ; ; ; ; ; { pcie_refclk_100 } ; ; soc_inst|emif_a10_hps_0_phy_clk_0 ; Generated ; 1.876 ; 533.05 MHz ; 0.117 ; 1.055 ; ; 2 ; 1 ; 22.5 ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_0 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|vcoph[0] ; { soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|loaden[0] } ; ; soc_inst|emif_a10_hps_0_phy_clk_1 ; Generated ; 1.876 ; 533.05 MHz ; 0.117 ; 1.055 ; ; 2 ; 1 ; 22.5 ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_1 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|vcoph[0] ; { soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|loaden[0] } ; ; soc_inst|emif_a10_hps_0_phy_clk_l_0 ; Generated ; 1.876 ; 533.05 MHz ; 0.117 ; 1.055 ; ; 2 ; 1 ; 22.5 ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_0 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|vcoph[0] ; { soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|lvds_clk[0] } ; ; soc_inst|emif_a10_hps_0_phy_clk_l_1 ; Generated ; 1.876 ; 533.05 MHz ; 0.117 ; 1.055 ; ; 2 ; 1 ; 22.5 ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_1 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|vcoph[0] ; { soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|lvds_clk[0] } ; ; soc_inst|emif_a10_hps_0_ref_clock ; Base ; 7.504 ; 133.26 MHz ; 0.000 ; 3.752 ; ; ; ; ; ; ; ; ; ; ; { emif_ref_clk } ; ; soc_inst|emif_a10_hps_0_vco_clk_0 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 8 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_ref_clock ; emif_ref_clk ; { soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|vcoph[0] } ; ; soc_inst|emif_a10_hps_0_vco_clk_1 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 8 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_ref_clock ; emif_ref_clk ; { soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|vcoph[0] } ; ; soc_inst|emif_a10_hps_0_wf_clk_0 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_0 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|vcoph[0] ; { ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[0].lane_gen[0].lane_inst~out_phy_reg } ; ; soc_inst|emif_a10_hps_0_wf_clk_1 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_0 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|vcoph[0] ; { ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[0].lane_gen[2].lane_inst~out_phy_reg } ; ; soc_inst|emif_a10_hps_0_wf_clk_2 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_0 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|vcoph[0] ; { ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[0].lane_gen[1].lane_inst~out_phy_reg } ; ; soc_inst|emif_a10_hps_0_wf_clk_3 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_1 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|vcoph[0] ; { ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[1].lane_gen[0].lane_inst~out_phy_reg } ; ; soc_inst|emif_a10_hps_0_wf_clk_4 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_1 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|vcoph[0] ; { ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[1].lane_gen[1].lane_inst~out_phy_reg } ; ; soc_inst|emif_a10_hps_0_wf_clk_5 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_1 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|vcoph[0] ; { ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[1].lane_gen[2].lane_inst~out_phy_reg } ; ; soc_inst|emif_a10_hps_0_wf_clk_6 ; Generated ; 0.938 ; 1066.1 MHz ; 0.000 ; 0.469 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|emif_a10_hps_0_vco_clk_1 ; soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|vcoph[0] ; { ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[1].lane_gen[3].lane_inst~out_phy_reg } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; Generated ; 4.000 ; 250.0 MHz ; 0.000 ; 2.000 ; 50.00 ; 2 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|wys|pll_fixed_clk_central ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|wys|core_clk_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 ; Generated ; 4.000 ; 250.0 MHz ; 0.000 ; 2.000 ; 50.00 ; 2 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2 } ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 5 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[1] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clkout ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[1] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 5 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[1] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1 } ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 5 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clkout ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; pcie_refclk_100 ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 ; Generated ; 4.000 ; 250.0 MHz ; 0.000 ; 2.000 ; 50.00 ; 2 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 5 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clkout ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; pcie_refclk_100 ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 ; Generated ; 4.000 ; 250.0 MHz ; 0.000 ; 2.000 ; 50.00 ; 2 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 5 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 ; Generated ; 4.000 ; 250.0 MHz ; 0.000 ; 2.000 ; 50.00 ; 2 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clkout ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 5 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11] ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pld_pcs_interface.inst_twentynm_hssi_common_pld_pcs_interface|hip_cmn_clk[0] } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; Generated ; 4.000 ; 250.0 MHz ; 0.000 ; 2.000 ; 50.00 ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|coreclkout~CLKENA0|outclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|wys|pld_clk } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; 50.00 ; 1 ; 5 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_refclk_select_inst|refclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_inst|hclk_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g ; Generated ; 0.250 ; 4000.0 MHz ; 0.000 ; 0.125 ; 50.00 ; 1 ; 40 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_lc_refclk_select_mux_inst|lvpecl_in ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst|clk0_8g } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_2_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_2_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_2_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_2_txclk_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 5 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_cgb_master_inst|clk_fpll_b ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_cgb_master_inst|cpulse_out_bus[0] } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout ; Generated ; 8.000 ; 125.0 MHz ; 0.000 ; 4.000 ; 50.00 ; 4 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pld_clk_div_by_4_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1_out } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_2_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_2_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 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{ soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_2_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_2_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_2_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] ; Generated ; 2.000 ; 500.0 MHz ; 0.000 ; 1.000 ; ; 1 ; 1 ; ; ; ; ; false ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_2_reg ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by2_1 } ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk ; Generated ; 0.400 ; 2500.0 MHz ; 0.000 ; 0.200 ; 50.00 ; 1 ; 25 ; ; ; ; ; false ; pcie_refclk_100 ; soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_refclk_select_inst|refclk ; { soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_inst|clk0 } ; +--------------------------------------------------------------------------+-----------+--------+-------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-----------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------------------------+ ; Slow 900mV 100C Model Fmax Summary ; +------------+-----------------+-------------------------------------------------+-------------------------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+-------------------------------------------------+-------------------------+ ; 26.96 MHz ; 9.9 MHz ; altera_reserved_tck ; limit due to hold check ; ; 125.11 MHz ; 125.11 MHz ; MAIN_CLOCK ; ; ; 229.04 MHz ; 229.04 MHz ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; ; +------------+-----------------+-------------------------------------------------+-------------------------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. ---------------------------------- ; Timing Closure Recommendations ; ---------------------------------- HTML report is unavailable in plain text report export. +------------------------------------------------------------------------------------+ ; Slow 900mV 100C Model Setup Summary ; +-----------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; -0.534 ; -3.934 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.539 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 1.943 ; 0.000 ; ; MAIN_CLOCK ; 2.007 ; 0.000 ; ; altera_reserved_tck ; 6.866 ; 0.000 ; +-----------------------------------------------------------+--------+---------------+ +-----------------------------------------------------------------------------------+ ; Slow 900mV 100C Model Hold Summary ; +-----------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+-------+---------------+ ; altera_reserved_tck ; 0.042 ; 0.000 ; ; MAIN_CLOCK ; 0.046 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.054 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.220 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 0.399 ; 0.000 ; +-----------------------------------------------------------+-------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Slow 900mV 100C Model Recovery Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.069 ; 0.000 ; ; MAIN_CLOCK ; 4.486 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 13.891 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 14.352 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 14.460 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 14.513 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 14.720 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 14.746 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 14.765 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 16.011 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 16.475 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 16.583 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 16.636 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 16.805 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 16.843 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 16.843 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 16.869 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 16.888 ; 0.000 ; ; altera_reserved_tck ; 38.863 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Slow 900mV 100C Model Removal Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; MAIN_CLOCK ; 0.348 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.388 ; 0.000 ; ; altera_reserved_tck ; 0.782 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 7.717 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 7.720 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 7.931 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 7.977 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 8.005 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 8.071 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 8.528 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 8.542 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 9.584 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 9.601 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 9.774 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 9.805 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 9.822 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 9.917 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 10.321 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 12.462 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------------------+ ; Slow 900mV 100C Model Minimum Pulse Width Summary ; +--------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +--------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g ; 0.125 ; 0.000 ; ; hps_memory_mem_dqs[0]_IN ; 0.181 ; 0.000 ; ; hps_memory_mem_dqs[1]_IN ; 0.181 ; 0.000 ; ; hps_memory_mem_dqs[2]_IN ; 0.182 ; 0.000 ; ; hps_memory_mem_dqs[3]_IN ; 0.182 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk ; 0.200 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_0 ; 0.456 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_2 ; 0.461 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_1 ; 0.462 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_5 ; 0.463 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_0 ; 0.464 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_1 ; 0.464 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_3 ; 0.464 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_4 ; 0.464 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_6 ; 0.464 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.610 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_0 ; 0.795 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_1 ; 0.795 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_0 ; 0.798 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_1 ; 0.798 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 0.841 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk ; 0.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] ; 0.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] ; 0.863 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; 0.896 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; 0.901 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 1.469 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 1.836 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 ; 1.855 ; 0.000 ; ; soc_inst|emif_a10_hps_0_ref_clock ; 3.677 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout ; 3.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk ; 3.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk ; 3.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk ; 3.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk ; 3.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk ; 3.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk ; 3.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk ; 3.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk ; 3.879 ; 0.000 ; ; MAIN_CLOCK ; 4.501 ; 0.000 ; ; pcie_refclk_100 ; 4.559 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 4.852 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 4.860 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 4.860 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 4.860 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 4.860 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 4.860 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 4.860 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 4.860 ; 0.000 ; ; altera_reserved_tck ; 20.703 ; 0.000 ; +--------------------------------------------------------------------------+--------+---------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 900mV 100C Model Net Delay Summary ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; Name ; Slack ; Required ; Actual ; From ; To ; Type ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; set_net_delay ; 1.950 ; 3.200 ; 1.250 ; [get_pins -compatibility_mode {*|in_wr_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:write_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 2.386 ; 3.200 ; 0.814 ; [get_pins -compatibility_mode {*|out_rd_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:read_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 4.734 ; 8.000 ; 3.266 ; [get_registers *] ; [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] ; max ; ; set_net_delay ; 22.822 ; 33.332 ; 10.510 ; [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] ; [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] ; max ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ----------------------------------------------- ; Slow 900mV 100C Model Metastability Summary ; ----------------------------------------------- Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Number of Synchronizer Chains Found: 98 Shortest Synchronizer Chain: 2 Registers Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Worst Case Available Settling Time: 2.007 ns Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 288.8 Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 +--------------------------------------+ ; soc_inst|emif_a10_hps_0 Read Capture ; +----------------------------+---------+ ; Operation ; Margin ; +----------------------------+---------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.120 ; ; SSI ; 0.011 ; ; tDQSQ effect ; 0.053 ; ; tQH effect ; 0.053 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.046 ; ; Duty Cycle Distortion ; 0.018 ; ; Setup/Hold Time ; 0.017 ; ; EOL ; 0.026 ; ; Calibration Uncertainty ; 0.075 ; ; Skew Effect ; 0.000 ; ; Final Read Margin ; 0.051 ; +----------------------------+---------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 Write ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.130 ; ; SSO ; 0.031 ; ; tDS effect ; 0.047 ; ; tDH effect ; 0.047 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.061 ; ; Skew Effect ; 0.000 ; ; Final Write Margin ; 0.044 ; +----------------------------+--------+ +-----------------------------------------+ ; soc_inst|emif_a10_hps_0 Address/Command ; +----------------------------+------------+ ; Operation ; Margin ; +----------------------------+------------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.170 ; ; SSO ; 0.028 ; ; tIS effect ; 0.060 ; ; tIH effect ; 0.095 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.093 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.013 ; ; Final CA Margin ; 0.370 ; +----------------------------+------------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 DQS Gating ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 1.874 ; ; ISI ; 0.170 ; ; SSI ; 0.024 ; ; tDQSCK ; 0.330 ; ; Memory Calibration ; -0.132 ; ; Jitter Effects ; 0.152 ; ; Duty Cycle Distortion ; 0.000 ; ; EOL ; 0.003 ; ; Calibration Uncertainty ; 0.016 ; ; Tracking Uncertainty ; 0.083 ; ; Setup/Hold Time ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final DQS Gating Margin ; 1.229 ; +----------------------------+--------+ +------------------------------------------+ ; soc_inst|emif_a10_hps_0 Write Levelling ; +---------------------------------+--------+ ; Operation ; Margin ; +---------------------------------+--------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.060 ; ; SSO ; 0.031 ; ; tDQSS/tDSS/tDSH Effect ; 0.345 ; ; Memory Calibration ; -0.138 ; ; tWLS/tWLH effect ; 0.000 ; ; Jitter Effects ; 0.158 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.000 ; ; Calibration Uncertainty ; 0.094 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final Write Levelling Margin ; 0.315 ; +---------------------------------+--------+ +--------------------------------------------------------------------------------------------------+ ; soc_inst|emif_a10_hps_0 ; +-----------------------------------------------+-----------------------+-------------+------------+ ; Path ; Operating Condition ; Setup Slack ; Hold Slack ; +-----------------------------------------------+-----------------------+-------------+------------+ ; Address/Command (Slow 900mV 100C Model) ; Slow 900mV 100C Model ; 0.185 ; 0.185 ; ; Core (Slow 900mV 100C Model) ; Slow 900mV 100C Model ; -- ; -- ; ; Core Recovery/Removal (Slow 900mV 100C Model) ; Slow 900mV 100C Model ; -- ; -- ; ; DQS Gating (Slow 900mV 100C Model) ; Slow 900mV 100C Model ; 0.615 ; 0.615 ; ; Read Capture (Slow 900mV 100C Model) ; Slow 900mV 100C Model ; 0.025 ; 0.025 ; ; Write (Slow 900mV 100C Model) ; Slow 900mV 100C Model ; 0.022 ; 0.022 ; ; Write Levelling (Slow 900mV 100C Model) ; Slow 900mV 100C Model ; 0.158 ; 0.158 ; +-----------------------------------------------+-----------------------+-------------+------------+ +----------------------------------------------------------------------------------------------------------+ ; Slow 900mV 0C Model Fmax Summary ; +------------+-----------------+-------------------------------------------------+-------------------------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+-------------------------------------------------+-------------------------+ ; 26.92 MHz ; 9.88 MHz ; altera_reserved_tck ; limit due to hold check ; ; 138.97 MHz ; 138.97 MHz ; MAIN_CLOCK ; ; ; 227.69 MHz ; 227.69 MHz ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; ; +------------+-----------------+-------------------------------------------------+-------------------------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +------------------------------------------------------------------------------------+ ; Slow 900mV 0C Model Setup Summary ; +-----------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; -0.559 ; -4.536 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.493 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 1.965 ; 0.000 ; ; MAIN_CLOCK ; 2.804 ; 0.000 ; ; altera_reserved_tck ; 6.776 ; 0.000 ; +-----------------------------------------------------------+--------+---------------+ +-----------------------------------------------------------------------------------+ ; Slow 900mV 0C Model Hold Summary ; +-----------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+-------+---------------+ ; altera_reserved_tck ; 0.037 ; 0.000 ; ; MAIN_CLOCK ; 0.042 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.051 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.254 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 0.421 ; 0.000 ; +-----------------------------------------------------------+-------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Slow 900mV 0C Model Recovery Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.112 ; 0.000 ; ; MAIN_CLOCK ; 4.576 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 13.108 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 13.645 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 13.766 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 13.804 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 14.028 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 14.080 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 14.099 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 15.467 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 16.004 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 16.125 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 16.163 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 16.387 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 16.409 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 16.439 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 16.446 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 16.458 ; 0.000 ; ; altera_reserved_tck ; 39.010 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Slow 900mV 0C Model Removal Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.309 ; 0.000 ; ; MAIN_CLOCK ; 0.342 ; 0.000 ; ; altera_reserved_tck ; 0.700 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 7.464 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 7.464 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 7.700 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 7.761 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 7.778 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 7.854 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 8.341 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 8.388 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 9.487 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 9.503 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 9.701 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 9.746 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 9.747 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 9.853 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 10.324 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 12.749 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------------------+ ; Slow 900mV 0C Model Minimum Pulse Width Summary ; +--------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +--------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g ; 0.124 ; 0.000 ; ; hps_memory_mem_dqs[2]_IN ; 0.142 ; 0.000 ; ; hps_memory_mem_dqs[3]_IN ; 0.142 ; 0.000 ; ; hps_memory_mem_dqs[0]_IN ; 0.143 ; 0.000 ; ; hps_memory_mem_dqs[1]_IN ; 0.143 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk ; 0.200 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_0 ; 0.432 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_1 ; 0.432 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_2 ; 0.432 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_3 ; 0.445 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_4 ; 0.445 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_6 ; 0.445 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_5 ; 0.446 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_0 ; 0.465 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_1 ; 0.465 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.578 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_0 ; 0.773 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_1 ; 0.773 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_0 ; 0.776 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_1 ; 0.776 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 0.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk ; 0.826 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] ; 0.828 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] ; 0.839 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; 0.879 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; 0.885 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 1.424 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 1.806 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 ; 1.837 ; 0.000 ; ; soc_inst|emif_a10_hps_0_ref_clock ; 3.681 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout ; 3.792 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk ; 3.856 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk ; 3.856 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk ; 3.856 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk ; 3.856 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk ; 3.856 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk ; 3.856 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk ; 3.856 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk ; 3.856 ; 0.000 ; ; MAIN_CLOCK ; 4.435 ; 0.000 ; ; pcie_refclk_100 ; 4.490 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 4.827 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 4.836 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 4.836 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 4.836 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 4.836 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 4.836 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 4.836 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 4.836 ; 0.000 ; ; altera_reserved_tck ; 20.636 ; 0.000 ; +--------------------------------------------------------------------------+--------+---------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 900mV 0C Model Net Delay Summary ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; Name ; Slack ; Required ; Actual ; From ; To ; Type ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; set_net_delay ; 2.103 ; 3.200 ; 1.097 ; [get_pins -compatibility_mode {*|in_wr_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:write_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 2.452 ; 3.200 ; 0.748 ; [get_pins -compatibility_mode {*|out_rd_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:read_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 5.014 ; 8.000 ; 2.986 ; [get_registers *] ; [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] ; max ; ; set_net_delay ; 23.982 ; 33.332 ; 9.350 ; [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] ; [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] ; max ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ --------------------------------------------- ; Slow 900mV 0C Model Metastability Summary ; --------------------------------------------- Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Number of Synchronizer Chains Found: 98 Shortest Synchronizer Chain: 2 Registers Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Worst Case Available Settling Time: 2.804 ns Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 78.2 Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 +--------------------------------------+ ; soc_inst|emif_a10_hps_0 Read Capture ; +----------------------------+---------+ ; Operation ; Margin ; +----------------------------+---------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.120 ; ; SSI ; 0.011 ; ; tDQSQ effect ; 0.053 ; ; tQH effect ; 0.053 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.046 ; ; Duty Cycle Distortion ; 0.018 ; ; Setup/Hold Time ; 0.017 ; ; EOL ; 0.026 ; ; Calibration Uncertainty ; 0.075 ; ; Skew Effect ; 0.000 ; ; Final Read Margin ; 0.051 ; +----------------------------+---------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 Write ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.130 ; ; SSO ; 0.031 ; ; tDS effect ; 0.047 ; ; tDH effect ; 0.047 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.061 ; ; Skew Effect ; 0.000 ; ; Final Write Margin ; 0.044 ; +----------------------------+--------+ +-----------------------------------------+ ; soc_inst|emif_a10_hps_0 Address/Command ; +----------------------------+------------+ ; Operation ; Margin ; +----------------------------+------------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.170 ; ; SSO ; 0.028 ; ; tIS effect ; 0.060 ; ; tIH effect ; 0.095 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.093 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.013 ; ; Final CA Margin ; 0.370 ; +----------------------------+------------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 DQS Gating ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 1.874 ; ; ISI ; 0.170 ; ; SSI ; 0.024 ; ; tDQSCK ; 0.330 ; ; Memory Calibration ; -0.132 ; ; Jitter Effects ; 0.152 ; ; Duty Cycle Distortion ; 0.000 ; ; EOL ; 0.003 ; ; Calibration Uncertainty ; 0.016 ; ; Tracking Uncertainty ; 0.083 ; ; Setup/Hold Time ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final DQS Gating Margin ; 1.229 ; +----------------------------+--------+ +------------------------------------------+ ; soc_inst|emif_a10_hps_0 Write Levelling ; +---------------------------------+--------+ ; Operation ; Margin ; +---------------------------------+--------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.060 ; ; SSO ; 0.031 ; ; tDQSS/tDSS/tDSH Effect ; 0.345 ; ; Memory Calibration ; -0.138 ; ; tWLS/tWLH effect ; 0.000 ; ; Jitter Effects ; 0.158 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.000 ; ; Calibration Uncertainty ; 0.094 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final Write Levelling Margin ; 0.315 ; +---------------------------------+--------+ +----------------------------------------------------------------------------------------------+ ; soc_inst|emif_a10_hps_0 ; +---------------------------------------------+---------------------+-------------+------------+ ; Path ; Operating Condition ; Setup Slack ; Hold Slack ; +---------------------------------------------+---------------------+-------------+------------+ ; Address/Command (Slow 900mV 0C Model) ; Slow 900mV 0C Model ; 0.185 ; 0.185 ; ; Core (Slow 900mV 0C Model) ; Slow 900mV 0C Model ; -- ; -- ; ; Core Recovery/Removal (Slow 900mV 0C Model) ; Slow 900mV 0C Model ; -- ; -- ; ; DQS Gating (Slow 900mV 0C Model) ; Slow 900mV 0C Model ; 0.615 ; 0.615 ; ; Read Capture (Slow 900mV 0C Model) ; Slow 900mV 0C Model ; 0.025 ; 0.025 ; ; Write (Slow 900mV 0C Model) ; Slow 900mV 0C Model ; 0.022 ; 0.022 ; ; Write Levelling (Slow 900mV 0C Model) ; Slow 900mV 0C Model ; 0.158 ; 0.158 ; +---------------------------------------------+---------------------+-------------+------------+ +-----------------------------------------------------------------------------------+ ; Fast 900mV 100C Model Setup Summary ; +-----------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+-------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.799 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 1.059 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 2.637 ; 0.000 ; ; MAIN_CLOCK ; 3.442 ; 0.000 ; ; altera_reserved_tck ; 9.266 ; 0.000 ; +-----------------------------------------------------------+-------+---------------+ +-----------------------------------------------------------------------------------+ ; Fast 900mV 100C Model Hold Summary ; +-----------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+-------+---------------+ ; altera_reserved_tck ; 0.016 ; 0.000 ; ; MAIN_CLOCK ; 0.017 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.017 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.076 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 0.130 ; 0.000 ; +-----------------------------------------------------------+-------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Fast 900mV 100C Model Recovery Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.654 ; 0.000 ; ; MAIN_CLOCK ; 6.027 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 17.404 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 17.600 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 17.659 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 17.717 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 17.807 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 17.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 17.834 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 17.924 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 18.120 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 18.179 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 18.237 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 18.327 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 18.333 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 18.336 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 18.354 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 18.499 ; 0.000 ; ; altera_reserved_tck ; 39.679 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Fast 900mV 100C Model Removal Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; MAIN_CLOCK ; 0.196 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.237 ; 0.000 ; ; altera_reserved_tck ; 0.501 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 9.125 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 9.141 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 9.239 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 9.258 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 9.275 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 9.319 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 9.511 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 9.583 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 9.979 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 10.003 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 10.082 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 10.109 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 10.115 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 10.168 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 10.340 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 11.116 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------------------+ ; Fast 900mV 100C Model Minimum Pulse Width Summary ; +--------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +--------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g ; 0.124 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk ; 0.200 ; 0.000 ; ; hps_memory_mem_dqs[2]_IN ; 0.202 ; 0.000 ; ; hps_memory_mem_dqs[3]_IN ; 0.202 ; 0.000 ; ; hps_memory_mem_dqs[0]_IN ; 0.203 ; 0.000 ; ; hps_memory_mem_dqs[1]_IN ; 0.203 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_3 ; 0.429 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_4 ; 0.429 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_5 ; 0.429 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_6 ; 0.429 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_0 ; 0.454 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_1 ; 0.457 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_2 ; 0.457 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_0 ; 0.466 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_1 ; 0.466 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.818 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_0 ; 0.885 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_1 ; 0.885 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_0 ; 0.886 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_1 ; 0.886 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] ; 0.948 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk ; 0.949 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; 0.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; 0.970 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 1.601 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 1.939 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|emif_a10_hps_0_ref_clock ; 3.704 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout ; 3.937 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk ; 3.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk ; 3.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk ; 3.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk ; 3.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk ; 3.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk ; 3.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk ; 3.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk ; 3.955 ; 0.000 ; ; MAIN_CLOCK ; 4.622 ; 0.000 ; ; pcie_refclk_100 ; 4.880 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 4.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 4.952 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 4.952 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 4.952 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 4.952 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 4.952 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 4.952 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 4.952 ; 0.000 ; ; altera_reserved_tck ; 20.660 ; 0.000 ; +--------------------------------------------------------------------------+--------+---------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fast 900mV 100C Model Net Delay Summary ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; Name ; Slack ; Required ; Actual ; From ; To ; Type ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; set_net_delay ; 2.319 ; 3.200 ; 0.881 ; [get_pins -compatibility_mode {*|in_wr_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:write_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 2.573 ; 3.200 ; 0.627 ; [get_pins -compatibility_mode {*|out_rd_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:read_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 5.612 ; 8.000 ; 2.388 ; [get_registers *] ; [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] ; max ; ; set_net_delay ; 24.648 ; 33.332 ; 8.684 ; [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] ; [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] ; max ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ----------------------------------------------- ; Fast 900mV 100C Model Metastability Summary ; ----------------------------------------------- Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Number of Synchronizer Chains Found: 98 Shortest Synchronizer Chain: 2 Registers Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Worst Case Available Settling Time: 3.442 ns Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 288.8 Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 +--------------------------------------+ ; soc_inst|emif_a10_hps_0 Read Capture ; +----------------------------+---------+ ; Operation ; Margin ; +----------------------------+---------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.120 ; ; SSI ; 0.011 ; ; tDQSQ effect ; 0.053 ; ; tQH effect ; 0.053 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.046 ; ; Duty Cycle Distortion ; 0.018 ; ; Setup/Hold Time ; 0.017 ; ; EOL ; 0.026 ; ; Calibration Uncertainty ; 0.075 ; ; Skew Effect ; 0.000 ; ; Final Read Margin ; 0.051 ; +----------------------------+---------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 Write ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.130 ; ; SSO ; 0.031 ; ; tDS effect ; 0.047 ; ; tDH effect ; 0.047 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.061 ; ; Skew Effect ; 0.000 ; ; Final Write Margin ; 0.044 ; +----------------------------+--------+ +-----------------------------------------+ ; soc_inst|emif_a10_hps_0 Address/Command ; +----------------------------+------------+ ; Operation ; Margin ; +----------------------------+------------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.170 ; ; SSO ; 0.028 ; ; tIS effect ; 0.060 ; ; tIH effect ; 0.095 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.093 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.013 ; ; Final CA Margin ; 0.370 ; +----------------------------+------------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 DQS Gating ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 1.874 ; ; ISI ; 0.170 ; ; SSI ; 0.024 ; ; tDQSCK ; 0.330 ; ; Memory Calibration ; -0.132 ; ; Jitter Effects ; 0.152 ; ; Duty Cycle Distortion ; 0.000 ; ; EOL ; 0.003 ; ; Calibration Uncertainty ; 0.016 ; ; Tracking Uncertainty ; 0.083 ; ; Setup/Hold Time ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final DQS Gating Margin ; 1.229 ; +----------------------------+--------+ +------------------------------------------+ ; soc_inst|emif_a10_hps_0 Write Levelling ; +---------------------------------+--------+ ; Operation ; Margin ; +---------------------------------+--------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.060 ; ; SSO ; 0.031 ; ; tDQSS/tDSS/tDSH Effect ; 0.345 ; ; Memory Calibration ; -0.138 ; ; tWLS/tWLH effect ; 0.000 ; ; Jitter Effects ; 0.158 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.000 ; ; Calibration Uncertainty ; 0.094 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final Write Levelling Margin ; 0.315 ; +---------------------------------+--------+ +--------------------------------------------------------------------------------------------------+ ; soc_inst|emif_a10_hps_0 ; +-----------------------------------------------+-----------------------+-------------+------------+ ; Path ; Operating Condition ; Setup Slack ; Hold Slack ; +-----------------------------------------------+-----------------------+-------------+------------+ ; Address/Command (Fast 900mV 100C Model) ; Fast 900mV 100C Model ; 0.185 ; 0.185 ; ; Core (Fast 900mV 100C Model) ; Fast 900mV 100C Model ; -- ; -- ; ; Core Recovery/Removal (Fast 900mV 100C Model) ; Fast 900mV 100C Model ; -- ; -- ; ; DQS Gating (Fast 900mV 100C Model) ; Fast 900mV 100C Model ; 0.615 ; 0.615 ; ; Read Capture (Fast 900mV 100C Model) ; Fast 900mV 100C Model ; 0.025 ; 0.025 ; ; Write (Fast 900mV 100C Model) ; Fast 900mV 100C Model ; 0.022 ; 0.022 ; ; Write Levelling (Fast 900mV 100C Model) ; Fast 900mV 100C Model ; 0.158 ; 0.158 ; +-----------------------------------------------+-----------------------+-------------+------------+ +-----------------------------------------------------------------------------------+ ; Fast 900mV 0C Model Setup Summary ; +-----------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+-------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.803 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 1.385 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 2.820 ; 0.000 ; ; MAIN_CLOCK ; 4.635 ; 0.000 ; ; altera_reserved_tck ; 9.580 ; 0.000 ; +-----------------------------------------------------------+-------+---------------+ +-----------------------------------------------------------------------------------+ ; Fast 900mV 0C Model Hold Summary ; +-----------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------------------------------------------------------+-------+---------------+ ; MAIN_CLOCK ; 0.013 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.014 ; 0.000 ; ; altera_reserved_tck ; 0.015 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.084 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 0.102 ; 0.000 ; +-----------------------------------------------------------+-------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Fast 900mV 0C Model Recovery Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.820 ; 0.000 ; ; MAIN_CLOCK ; 6.709 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 17.460 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 17.652 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 17.709 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 17.746 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 17.838 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 17.858 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 17.861 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 18.519 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 18.546 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 18.719 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 18.776 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 18.813 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 18.905 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 18.925 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 18.928 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 18.940 ; 0.000 ; ; altera_reserved_tck ; 39.987 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +-------------------------------------------------------------------------------------------------+ ; Fast 900mV 0C Model Removal Summary ; +------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +------------------------------------------------------------------------+--------+---------------+ ; MAIN_CLOCK ; 0.167 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 0.187 ; 0.000 ; ; altera_reserved_tck ; 0.388 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 8.940 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 8.954 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 9.055 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 9.062 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 9.077 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 9.118 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 9.307 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 9.378 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 9.970 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 9.990 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 10.071 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 10.084 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 10.087 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 10.138 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 10.306 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 11.077 ; 0.000 ; +------------------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------------------+ ; Fast 900mV 0C Model Minimum Pulse Width Summary ; +--------------------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +--------------------------------------------------------------------------+--------+---------------+ ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g ; 0.124 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk ; 0.200 ; 0.000 ; ; hps_memory_mem_dqs[1]_IN ; 0.204 ; 0.000 ; ; hps_memory_mem_dqs[0]_IN ; 0.205 ; 0.000 ; ; hps_memory_mem_dqs[2]_IN ; 0.205 ; 0.000 ; ; hps_memory_mem_dqs[3]_IN ; 0.205 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_3 ; 0.446 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_4 ; 0.446 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_5 ; 0.446 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_6 ; 0.446 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_0 ; 0.461 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_1 ; 0.463 ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_2 ; 0.463 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_0 ; 0.466 ; 0.000 ; ; soc_inst|emif_a10_hps_0_vco_clk_1 ; 0.466 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.827 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_0 ; 0.889 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_1 ; 0.889 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_0 ; 0.889 ; 0.000 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_1 ; 0.889 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; 0.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] ; 0.947 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] ; 0.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; 0.955 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; 0.969 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; 1.635 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 1.938 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 ; 1.941 ; 0.000 ; ; soc_inst|emif_a10_hps_0_ref_clock ; 3.712 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout ; 3.934 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk ; 3.956 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk ; 3.956 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk ; 3.956 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk ; 3.956 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk ; 3.956 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk ; 3.956 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk ; 3.956 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk ; 3.956 ; 0.000 ; ; MAIN_CLOCK ; 4.658 ; 0.000 ; ; pcie_refclk_100 ; 4.882 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; 4.950 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; 4.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; 4.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; 4.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; 4.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; 4.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; 4.951 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; 4.951 ; 0.000 ; ; altera_reserved_tck ; 20.673 ; 0.000 ; +--------------------------------------------------------------------------+--------+---------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fast 900mV 0C Model Net Delay Summary ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; Name ; Slack ; Required ; Actual ; From ; To ; Type ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ ; set_net_delay ; 2.496 ; 3.200 ; 0.704 ; [get_pins -compatibility_mode {*|in_wr_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:write_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 2.687 ; 3.200 ; 0.513 ; [get_pins -compatibility_mode {*|out_rd_ptr_gray[*]*}] ; [get_registers {*|altera_dcfifo_synchronizer_bundle:read_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] ; max ; ; set_net_delay ; 6.069 ; 8.000 ; 1.931 ; [get_registers *] ; [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] ; max ; ; set_net_delay ; 26.356 ; 33.332 ; 6.976 ; [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] ; [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] ; max ; +---------------+--------+----------+--------+---------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+------+ --------------------------------------------- ; Fast 900mV 0C Model Metastability Summary ; --------------------------------------------- Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Number of Synchronizer Chains Found: 98 Shortest Synchronizer Chain: 2 Registers Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Worst Case Available Settling Time: 4.635 ns Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 78.2 Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 +--------------------------------------+ ; soc_inst|emif_a10_hps_0 Read Capture ; +----------------------------+---------+ ; Operation ; Margin ; +----------------------------+---------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.120 ; ; SSI ; 0.011 ; ; tDQSQ effect ; 0.053 ; ; tQH effect ; 0.053 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.046 ; ; Duty Cycle Distortion ; 0.018 ; ; Setup/Hold Time ; 0.017 ; ; EOL ; 0.026 ; ; Calibration Uncertainty ; 0.075 ; ; Skew Effect ; 0.000 ; ; Final Read Margin ; 0.051 ; +----------------------------+---------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 Write ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 0.469 ; ; ISI ; 0.130 ; ; SSO ; 0.031 ; ; tDS effect ; 0.047 ; ; tDH effect ; 0.047 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.061 ; ; Skew Effect ; 0.000 ; ; Final Write Margin ; 0.044 ; +----------------------------+--------+ +-----------------------------------------+ ; soc_inst|emif_a10_hps_0 Address/Command ; +----------------------------+------------+ ; Operation ; Margin ; +----------------------------+------------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.170 ; ; SSO ; 0.028 ; ; tIS effect ; 0.060 ; ; tIH effect ; 0.095 ; ; Memory Calibration ; -0.000 ; ; Jitter Effects ; 0.027 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.011 ; ; Calibration Uncertainty ; 0.093 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.013 ; ; Final CA Margin ; 0.370 ; +----------------------------+------------+ +-------------------------------------+ ; soc_inst|emif_a10_hps_0 DQS Gating ; +----------------------------+--------+ ; Operation ; Margin ; +----------------------------+--------+ ; Ideal Timing Window ; 1.874 ; ; ISI ; 0.170 ; ; SSI ; 0.024 ; ; tDQSCK ; 0.330 ; ; Memory Calibration ; -0.132 ; ; Jitter Effects ; 0.152 ; ; Duty Cycle Distortion ; 0.000 ; ; EOL ; 0.003 ; ; Calibration Uncertainty ; 0.016 ; ; Tracking Uncertainty ; 0.083 ; ; Setup/Hold Time ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final DQS Gating Margin ; 1.229 ; +----------------------------+--------+ +------------------------------------------+ ; soc_inst|emif_a10_hps_0 Write Levelling ; +---------------------------------+--------+ ; Operation ; Margin ; +---------------------------------+--------+ ; Ideal Timing Window ; 0.937 ; ; ISI ; 0.060 ; ; SSO ; 0.031 ; ; tDQSS/tDSS/tDSH Effect ; 0.345 ; ; Memory Calibration ; -0.138 ; ; tWLS/tWLH effect ; 0.000 ; ; Jitter Effects ; 0.158 ; ; Duty Cycle Distortion ; 0.071 ; ; EOL ; 0.000 ; ; Calibration Uncertainty ; 0.094 ; ; PVT variation ; 0.000 ; ; Skew Effect ; 0.000 ; ; Final Write Levelling Margin ; 0.315 ; +---------------------------------+--------+ +----------------------------------------------------------------------------------------------+ ; soc_inst|emif_a10_hps_0 ; +---------------------------------------------+---------------------+-------------+------------+ ; Path ; Operating Condition ; Setup Slack ; Hold Slack ; +---------------------------------------------+---------------------+-------------+------------+ ; Address/Command (Fast 900mV 0C Model) ; Fast 900mV 0C Model ; 0.185 ; 0.185 ; ; Core (Fast 900mV 0C Model) ; Fast 900mV 0C Model ; -- ; -- ; ; Core Recovery/Removal (Fast 900mV 0C Model) ; Fast 900mV 0C Model ; -- ; -- ; ; DQS Gating (Fast 900mV 0C Model) ; Fast 900mV 0C Model ; 0.615 ; 0.615 ; ; Read Capture (Fast 900mV 0C Model) ; Fast 900mV 0C Model ; 0.025 ; 0.025 ; ; Write (Fast 900mV 0C Model) ; Fast 900mV 0C Model ; 0.022 ; 0.022 ; ; Write Levelling (Fast 900mV 0C Model) ; Fast 900mV 0C Model ; 0.158 ; 0.158 ; +---------------------------------------------+---------------------+-------------+------------+ +---------------------------------------------------------------------------------------------------------------------------------------+ ; Multicorner Timing Analysis Summary ; +---------------------------------------------------------------------------+--------+-------+----------+---------+---------------------+ ; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; +---------------------------------------------------------------------------+--------+-------+----------+---------+---------------------+ ; Worst-case Slack ; -0.559 ; 0.013 ; 0.069 ; 0.167 ; 0.124 ; ; MAIN_CLOCK ; 2.007 ; 0.013 ; 4.486 ; 0.167 ; 4.435 ; ; altera_reserved_tck ; 6.776 ; 0.015 ; 38.863 ; 0.388 ; 20.636 ; ; hps_memory_mem_dqs[0]_IN ; N/A ; N/A ; N/A ; N/A ; 0.143 ; ; hps_memory_mem_dqs[1]_IN ; N/A ; N/A ; N/A ; N/A ; 0.143 ; ; hps_memory_mem_dqs[2]_IN ; N/A ; N/A ; N/A ; N/A ; 0.142 ; ; hps_memory_mem_dqs[3]_IN ; N/A ; N/A ; N/A ; N/A ; 0.142 ; ; pcie_refclk_100 ; N/A ; N/A ; N/A ; N/A ; 4.490 ; ; soc_inst|emif_a10_hps_0_phy_clk_0 ; N/A ; N/A ; N/A ; N/A ; 0.773 ; ; soc_inst|emif_a10_hps_0_phy_clk_1 ; N/A ; N/A ; N/A ; N/A ; 0.773 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_0 ; N/A ; N/A ; N/A ; N/A ; 0.776 ; ; soc_inst|emif_a10_hps_0_phy_clk_l_1 ; N/A ; N/A ; N/A ; N/A ; 0.776 ; ; soc_inst|emif_a10_hps_0_ref_clock ; N/A ; N/A ; N/A ; N/A ; 3.677 ; ; soc_inst|emif_a10_hps_0_vco_clk_0 ; N/A ; N/A ; N/A ; N/A ; 0.464 ; ; soc_inst|emif_a10_hps_0_vco_clk_1 ; N/A ; N/A ; N/A ; N/A ; 0.464 ; ; soc_inst|emif_a10_hps_0_wf_clk_0 ; N/A ; N/A ; N/A ; N/A ; 0.432 ; ; soc_inst|emif_a10_hps_0_wf_clk_1 ; N/A ; N/A ; N/A ; N/A ; 0.432 ; ; soc_inst|emif_a10_hps_0_wf_clk_2 ; N/A ; N/A ; N/A ; N/A ; 0.432 ; ; soc_inst|emif_a10_hps_0_wf_clk_3 ; N/A ; N/A ; N/A ; N/A ; 0.429 ; ; soc_inst|emif_a10_hps_0_wf_clk_4 ; N/A ; N/A ; N/A ; N/A ; 0.429 ; ; soc_inst|emif_a10_hps_0_wf_clk_5 ; N/A ; N/A ; N/A ; N/A ; 0.429 ; ; soc_inst|emif_a10_hps_0_wf_clk_6 ; N/A ; N/A ; N/A ; N/A ; 0.429 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; -0.559 ; 0.014 ; 0.069 ; 0.187 ; 1.424 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; N/A ; N/A ; 16.446 ; 11.077 ; 4.827 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; N/A ; N/A ; 16.409 ; 8.341 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref ; N/A ; N/A ; 14.028 ; 9.701 ; 4.836 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk ; N/A ; N/A ; 16.387 ; 7.700 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref ; N/A ; N/A ; 14.080 ; 9.503 ; 4.836 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk ; N/A ; N/A ; 16.439 ; 7.464 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; N/A ; N/A ; 14.099 ; 9.487 ; 4.836 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; N/A ; N/A ; 16.458 ; 7.464 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; N/A ; N/A ; 13.804 ; 9.746 ; 4.836 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; N/A ; N/A ; 16.163 ; 7.761 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref ; N/A ; N/A ; 13.766 ; 9.747 ; 4.836 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk ; N/A ; N/A ; 16.125 ; 7.778 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref ; N/A ; N/A ; 13.645 ; 9.853 ; 4.836 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk ; N/A ; N/A ; 16.004 ; 7.854 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 1.837 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.826 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; N/A ; N/A ; 13.108 ; 10.306 ; 4.836 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; N/A ; N/A ; 15.467 ; 8.388 ; 0.813 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 3.856 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; N/A ; N/A ; N/A ; N/A ; 0.879 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 1.943 ; 0.102 ; N/A ; N/A ; 1.806 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; N/A ; N/A ; N/A ; N/A ; 0.885 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g ; N/A ; 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N/A ; N/A ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_4 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_5 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|emif_a10_hps_0_wf_clk_6 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout ; -4.536 ; 0.000 ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk ; 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N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk ; 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N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk ; N/A ; N/A ; 0.000 ; 0.000 ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk ; N/A ; N/A ; N/A ; N/A ; 0.000 ; +---------------------------------------------------------------------------+--------+-------+----------+---------+---------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Board Trace Model Assignments ; +-------------------------+-------------------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; +-------------------------+-------------------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; hps_memory_mem_act_n ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_bg ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_par ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[0] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[1] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[2] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[3] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[4] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[5] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[6] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[7] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[8] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[9] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[10] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[11] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[12] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[13] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[14] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[15] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_a[16] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_ba[0] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_ba[1] ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_ck ; Differential 1.2-V SSTL ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_ck_n ; Differential 1.2-V SSTL ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_cke ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_cs_n ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_reset_n ; 1.2 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_odt ; SSTL-12 ; 0 in ; 0 H/in ; 0 F/in ; 25 Ohm ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; fpga_led_pio[0] ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; fpga_led_pio[1] ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; fpga_led_pio[2] ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; fpga_led_pio[3] ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_emac0_TX_CLK ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_emac0_TXD0 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_emac0_TXD1 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_emac0_TXD2 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_emac0_TXD3 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_emac0_MDC ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_emac0_TX_CTL ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_STP ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_spim1_CLK ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_spim1_MOSI ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_spim1_SS0_N ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_spim1_SS1_N ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_uart1_TX ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_CLK ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_trace_CLK ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_trace_D0 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_trace_D1 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_trace_D2 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_trace_D3 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dbi_n[0] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dbi_n[1] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dbi_n[2] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dbi_n[3] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[0] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[1] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[2] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[3] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[4] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[5] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[6] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[7] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[8] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[9] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[10] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[11] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[12] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[13] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[14] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[15] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[16] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[17] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[18] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[19] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[20] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[21] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[22] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[23] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[24] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[25] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[26] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[27] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[28] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[29] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[30] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dq[31] ; 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; - ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs[0] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs[1] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs[2] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs[3] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs_n[0] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs_n[1] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs_n[2] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_memory_mem_dqs_n[3] ; Differential 1.2-V POD ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; 34 Ohm ; open ; open ; vccio ; open ; n/a ; n/a ; n/a ; ; hps_emac0_MDIO ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D0 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D1 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D2 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D3 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D4 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D5 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D6 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_usb0_D7 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_i2c1_SDA ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_i2c1_SCL ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_CMD ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D0 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D1 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D2 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D3 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D4 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D5 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D6 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_sdio_D7 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_gpio_GPIO14 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_gpio_GPIO05 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_gpio_GPIO16 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hps_gpio_GPIO17 ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; altera_reserved_tdo ; 1.8 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +-------------------------+-------------------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +-----------------------------------------------------------------------------------------------------+ ; Input Transition Times ; +----------------------------------------+------------------------+-----------------+-----------------+ ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; +----------------------------------------+------------------------+-----------------+-----------------+ ; hps_memory_mem_dbi_n[0] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dbi_n[1] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dbi_n[2] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dbi_n[3] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[0] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[1] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[2] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[3] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[4] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[5] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[6] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[7] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[8] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[9] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[10] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[11] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[12] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[13] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[14] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[15] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[16] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[17] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[18] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[19] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[20] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[21] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[22] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[23] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[24] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[25] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[26] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[27] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[28] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[29] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[30] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dq[31] ; 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs[0] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs[1] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs[2] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs[3] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs_n[0] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs_n[1] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs_n[2] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_memory_mem_dqs_n[3] ; Differential 1.2-V POD ; 960 ps ; 960 ps ; ; hps_emac0_MDIO ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D0 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D1 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D2 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D3 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D4 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D5 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D6 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_D7 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_i2c1_SDA ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_i2c1_SCL ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_CMD ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D0 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D1 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D2 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D3 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D4 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D5 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D6 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_sdio_D7 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_gpio_GPIO14 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_gpio_GPIO05 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_gpio_GPIO16 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_gpio_GPIO17 ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_clk_100 ; LVDS ; 1440 ps ; 1440 ps ; ; hps_memory_mem_alert_n ; 1.2 V ; 960 ps ; 960 ps ; ; hps_memory_oct_rzqin ; 1.2 V ; 960 ps ; 960 ps ; ; fpga_dipsw_pio[0] ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_dipsw_pio[1] ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_dipsw_pio[2] ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_dipsw_pio[3] ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_emac0_RX_CLK ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_emac0_RX_CTL ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_emac0_RXD0 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_emac0_RXD1 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_emac0_RXD2 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_emac0_RXD3 ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_CLK ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_DIR ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_usb0_NXT ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_spim1_MISO ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_uart1_RX ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_reset_n ; 1.8 V ; 1440 ps ; 1440 ps ; ; hps_pcie_a10_hip_avmm_0_npor_pin_perst ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_button_pio[0] ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_button_pio[1] ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_button_pio[2] ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_button_pio[3] ; 1.8 V ; 1440 ps ; 1440 ps ; ; emif_ref_clk ; LVDS ; 1440 ps ; 1440 ps ; ; altera_reserved_tms ; 1.8 V ; 1440 ps ; 1440 ps ; ; altera_reserved_tck ; 1.8 V ; 1440 ps ; 1440 ps ; ; altera_reserved_tdi ; 1.8 V ; 1440 ps ; 1440 ps ; ; altera_reserved_ntrst ; 1.8 V ; 1440 ps ; 1440 ps ; ; ~ALTERA_DATA0~ ; 1.8 V ; 1440 ps ; 1440 ps ; ; ~ALTERA_CLKUSR~ ; 1.8 V ; 1440 ps ; 1440 ps ; ; fpga_clk_100(n) ; LVDS ; 1440 ps ; 1440 ps ; ; emif_ref_clk(n) ; LVDS ; 1440 ps ; 1440 ps ; +----------------------------------------+------------------------+-----------------+-----------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 900mv 100c Model) ; +-------------------------+-------------------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +-------------------------+-------------------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; 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0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[2] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[3] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[4] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[5] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; 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1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[10] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[11] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[12] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[13] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[14] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[15] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_a[16] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_ba[0] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_ba[1] ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_ck ; Differential 1.2-V SSTL ; 0 s ; 0 s ; 1.1 V ; -1.1 V ; - ; - ; - ; - ; 1.33e-10 s ; 1.33e-10 s ; No ; No ; 1.1 V ; -1.1 V ; - ; - ; - ; - ; 1.33e-10 s ; 1.33e-10 s ; No ; No ; ; hps_memory_mem_ck_n ; Differential 1.2-V SSTL ; 0 s ; 0 s ; 1.1 V ; -1.1 V ; - ; - ; - ; - ; 1.33e-10 s ; 1.33e-10 s ; No ; No ; 1.1 V ; -1.1 V ; - ; - ; - ; - ; 1.33e-10 s ; 1.33e-10 s ; No ; No ; ; hps_memory_mem_cke ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; 1.1 V ; 3.15e-06 V ; 1.17 V ; -0.0632 V ; 0.118 V ; 0.115 V ; 1.32e-10 s ; 1.34e-10 s ; No ; No ; ; hps_memory_mem_cs_n ; SSTL-12 ; 0 s ; 0 s ; 1.1 V ; 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As a result, actual path counts may be lower than reported. +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Hold Transfers ; +-----------------------------------------------------------+------------------------------------------------------------------------+------------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +-----------------------------------------------------------+------------------------------------------------------------------------+------------+----------+----------+----------+ ; altera_reserved_tck ; altera_reserved_tck ; 12054 ; 86 ; 104 ; 0 ; ; MAIN_CLOCK ; altera_reserved_tck ; false path ; 0 ; 0 ; 0 ; ; soc_inst|emif_a10_hps_0_ref_clock ; hps_memory_mem_dqs[0]_IN ; 9 ; 0 ; 9 ; 0 ; ; soc_inst|emif_a10_hps_0_ref_clock ; hps_memory_mem_dqs[1]_IN ; 9 ; 0 ; 9 ; 0 ; ; soc_inst|emif_a10_hps_0_ref_clock ; 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As a result, actual path counts may be lower than reported. +------------------------------------------------+ ; Unconstrained Paths Summary ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 0 ; 0 ; ; Unconstrained Input Port Paths ; 0 ; 0 ; ; Unconstrained Output Ports ; 0 ; 0 ; ; Unconstrained Output Port Paths ; 0 ; 0 ; +---------------------------------+-------+------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Status Summary ; +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------+-----------+-------------+ ; Target ; Clock ; Type ; Status ; +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------+-----------+-------------+ ; altera_reserved_tck ; altera_reserved_tck ; Base ; Constrained ; ; emif_ref_clk ; soc_inst|emif_a10_hps_0_ref_clock ; Base ; Constrained ; ; fpga_clk_100 ; MAIN_CLOCK ; Base ; Constrained ; ; ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[0].lane_gen[0].lane_inst~out_phy_reg ; soc_inst|emif_a10_hps_0_wf_clk_0 ; Generated ; Constrained ; ; ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[0].lane_gen[1].lane_inst~out_phy_reg ; soc_inst|emif_a10_hps_0_wf_clk_2 ; Generated ; Constrained ; ; ghrd_10as066n2:soc_inst|ghrd_10as066n2_altera_emif_a10_hps_171_qqz5p3q:emif_a10_hps_0|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy:arch|ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy_top:arch_inst|altera_emif_arch_nf_io_tiles_wrap:io_tiles_wrap_inst|altera_emif_arch_nf_io_tiles:io_tiles_inst|tile_gen[0].lane_gen[2].lane_inst~out_phy_reg ; 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TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus Prime TimeQuest Timing Analyzer Info: Version 17.1.1 Internal Build 593 12/11/2017 SJ Standard Edition Info: Processing started: Wed Jan 02 00:14:14 2019 Info: Command: quartus_sta ghrd_10as066n2 -c ghrd_10as066n2 Info: qsta_default_script.tcl version: #3 Info (293031): Detected changes in Quartus Prime Settings File (.qsf). Info (293029): New assignment SLD_INFO with value QSYS_NAME subsys_pcie_avmm256 HAS_SOPCINFO 1 GENERATION_ID 1545979209 has been added. Warning (20013): Ignored 26 assignments for entity "subsys_pcie_avmm256" -- entity does not exist in design Warning (20013): Ignored 11 assignments for entity "subsys_pcie_avmm256_altera_avalon_performance_counter_171_ezjew4y" -- entity does not exist in design Warning (20013): Ignored 32 assignments for entity "subsys_pcie_avmm256_altera_avalon_st_adapter_171_fespwiq" -- entity does not exist in design Warning (20013): Ignored 32 assignments for entity "subsys_pcie_avmm256_altera_avalon_st_adapter_171_z2vg4jy" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_5iaaveq" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_5zwbxoq" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_cv7ynta" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_d6jgo5q" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_fdzdlya" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_fzcfyzy" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_glxjb4y" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_iliun6a" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_kndjzta" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_p2lgbra" -- entity does not exist in design Warning (20013): Ignored 17 assignments for entity "subsys_pcie_avmm256_altera_merlin_demultiplexer_171_tk42sbq" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_3guolbq" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_6jxsfoy" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_d676nui" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_fa3pl7i" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_hnxjxrq" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_ipyj76a" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_qbmkymy" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_wfmeaha" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_wyak5lq" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_xiiz46q" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_altera_merlin_multiplexer_171_zfkn5tq" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_aclkbpa" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_albjffi" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_d46fdhy" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_gkh7vha" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_htptdmi" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_hzbxkoy" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_icxf6ny" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_irf2vrq" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_srrfr6a" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_txw2npy" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_uxebkyy" -- entity does not exist in design Warning (20013): Ignored 36 assignments for entity "subsys_pcie_avmm256_altera_merlin_router_171_y7tzeai" -- entity does not exist in design Warning (20013): Ignored 12 assignments for entity "subsys_pcie_avmm256_altera_mm_interconnect_171_3mnzmbq" -- entity does not exist in design Warning (20013): Ignored 12 assignments for entity "subsys_pcie_avmm256_altera_mm_interconnect_171_pedolci" -- entity does not exist in design Warning (20013): Ignored 12 assignments for entity "subsys_pcie_avmm256_altera_mm_interconnect_171_xj6hksq" -- entity does not exist in design Warning (20013): Ignored 39 assignments for entity "subsys_pcie_avmm256_altera_msgdma_171_ofivzla" -- entity does not exist in design Warning (20013): Ignored 1412 assignments for entity "subsys_pcie_avmm256_altera_pcie_a10_hip_171_xmk42ly" -- entity does not exist in design Warning (20013): Ignored 212 assignments for entity "subsys_pcie_avmm256_altera_xcvr_atx_pll_a10_171_5i27kki" -- entity does not exist in design Warning (20013): Ignored 195 assignments for entity "subsys_pcie_avmm256_altera_xcvr_native_a10_171_fasl6dq" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_error_adapter_171_aaa4t2q" -- entity does not exist in design Warning (20013): Ignored 19 assignments for entity "subsys_pcie_avmm256_error_adapter_171_nt3czwq" -- entity does not exist in design Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (20030): Parallel compilation is enabled and will use 4 of the 4 processors detected Info (21076): Core supply voltage operating condition is not set. Assuming a default value of '0.9V'. Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 100 degrees C Warning (18291): Timing characteristics of device 10AS066N3F40E2SGE2 are preliminary Info (332164): Evaluating HDL-embedded SDC commands Info (332165): Entity alt_xcvr_resync Info (332166): set regs [get_registers -nowarn *alt_xcvr_resync*sync_r[0]]; if {[llength [query_collection -report -all $regs]] > 0} {set_false_path -to $regs} Info (332165): Entity altera_std_synchronizer Info (332166): set_false_path -to [get_keepers {*altera_std_synchronizer:*|din_s1}] Info (332165): Entity altpcie_reset_delay_sync Info (332166): set_false_path -from [get_fanins -async *app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl*rs_meta[*]] -to [get_keepers *app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *por_sync_altpcie_reset_delay_sync*rs_meta[*]] -to [get_keepers *por_sync_altpcie_reset_delay_sync*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *npor_sync_altpcie_reset_delay_sync_altpcie_rs_a10_hip*rs_meta[*]] -to [get_keepers *npor_sync_altpcie_reset_delay_sync_altpcie_rs_a10_hip*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl*rs_meta[*]] -to [get_keepers *app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *por_sync_altpcie_reset_delay_sync*rs_meta[*]] -to [get_keepers *por_sync_altpcie_reset_delay_sync*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *npor_sync_altpcie_reset_delay_sync_altpcie_rs_a10_hip*rs_meta[*]] -to [get_keepers *npor_sync_altpcie_reset_delay_sync_altpcie_rs_a10_hip*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl*rs_meta[*]] -to [get_keepers *app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *por_sync_altpcie_reset_delay_sync*rs_meta[*]] -to [get_keepers *por_sync_altpcie_reset_delay_sync*rs_meta[*]] Info (332166): set_false_path -from [get_fanins -async *npor_sync_altpcie_reset_delay_sync_altpcie_rs_a10_hip*rs_meta[*]] -to [get_keepers *npor_sync_altpcie_reset_delay_sync_altpcie_rs_a10_hip*rs_meta[*]] Info (332165): Entity altpcie_sc_bitsync Info (332166): set_multicycle_path -to [get_keepers *pld_clk_in_use_altpcie_sc_bitsync*altpcie_sc_bitsync_meta_dff[*]] 3 Info (332166): set_false_path -hold -to [get_keepers *pld_clk_in_use_altpcie_sc_bitsync*altpcie_sc_bitsync_meta_dff[*]] Info (332166): set_multicycle_path -to [get_keepers *reset_status_altpcie_sc_bitsync*altpcie_sc_bitsync_meta_dff[*]] 3 Info (332166): set_false_path -hold -to [get_keepers *reset_status_altpcie_sc_bitsync*altpcie_sc_bitsync_meta_dff[*]] Info (332165): Entity sld_hub Info (332166): create_clock -name altera_reserved_tck [get_ports {altera_reserved_tck}] -period 30MHz Info (332166): if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] } { set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 } Info (332166): set_clock_groups -asynchronous -group {altera_reserved_tck} Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_jtag_dc_streaming_171/synth/altera_avalon_st_jtag_interface.sdc' Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_reset_controller_171/synth/altera_reset_controller.sdc' Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_avalon_dc_fifo_171/synth/altera_avalon_dc_fifo.sdc' Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_emif_arch_nf_171/synth/ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy.sdc' Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Info: Initializing DDR database for CORE ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy Info: Finding port-to-pin mapping for CORE: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy INSTANCE: soc_inst|emif_a10_hps_0 Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Warning (114001): Time value "0.93700000000000006 ns" truncated to "0.937 ns" Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_avalon_mm_clock_crossing_bridge_171/synth/altera_avalon_dc_fifo.sdc' Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_avalon_st_handshake_clock_crosser_171/synth/altera_avalon_st_handshake_clock_crosser.sdc' Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc' Info (332110): Deriving PLL clocks Info (332110): create_clock -period 10.000 -waveform {0.000 5.000} -name pcie_refclk_100 pcie_refclk_100 Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|wys|pll_fixed_clk_central} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|wys|core_clk_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|coreclkout~CLKENA0|outclk} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|wys|pld_clk} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0]} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pld_pcs_interface.inst_twentynm_hssi_common_pld_pcs_interface|hip_cmn_clk[0]} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pld_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|byte_deserializer_pcs_clk_div_by_4_txclk_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[1]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[1]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|pma_hclk} -divide_by 2 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11]} -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_channel_pll.inst_twentynm_hssi_pma_channel_pll|fref} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_refclk_select_inst|refclk} -multiply_by 25 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_inst|clk0} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_refclk_select_inst|refclk} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.fpll_g3|fpll_g3|fpll_inst|hclk_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_lc_refclk_select_mux_inst|lvpecl_in} -multiply_by 40 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst|clk0_8g} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[11]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pld_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1_out} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[0]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[1]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_cdr_refclk_select_mux.inst_twentynm_hssi_pma_cdr_refclk_select_mux|ref_iqclk[1]} -multiply_by 5 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pma|gen_twentynm_hssi_pma_rx_deser.inst_twentynm_hssi_pma_rx_deser|clkdiv} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|byte_serializer_pcs_clk_div_by_4_reg} -divide_by 4 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs|sta_tx_clk2_by4_1} Info (332110): create_generated_clock -source {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_cgb_master_inst|clk_fpll_b} -divide_by 16 -duty_cycle 50.00 -name {soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0]} {soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_cgb_master_inst|cpulse_out_bus[0]} Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|loaden[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|lvds_clk[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|loaden[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|lvds_clk[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332049): Ignored set_max_skew at altera_pci_express.sdc(30): Argument -to with value [get_registers {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg[*] }] contains zero elements File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 30 Info (332050): set_max_skew -from [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg}] -to [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg[*] }] 6.500 File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 30 Warning (332049): Ignored set_max_skew at altera_pci_express.sdc(31): Argument -to with value [get_registers {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg_1[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg_1[*] }] contains zero elements File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 31 Info (332050): set_max_skew -from [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg}] -to [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg_1[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg_1[*] }] 6.500 File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 31 Warning (332049): Ignored set_max_delay at altera_pci_express.sdc(33): Argument is an empty collection File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 33 Info (332050): set_max_delay -from [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg}] -to [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg_1[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg_1[*] }] 10.000 File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 33 Warning (332174): Ignored filter at altera_pci_express.sdc(34): *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync_1|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0] could not be matched with a clock or keeper or register or port or pin or cell or partition File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 34 Warning (332049): Ignored set_false_path at altera_pci_express.sdc(34): Argument is not an object ID File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 34 Info (332050): set_false_path -from {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg} -to {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync_1|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0]} File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 34 Warning (332174): Ignored filter at altera_pci_express.sdc(35): *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0] could not be matched with a clock or keeper or register or port or pin or cell or partition File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 35 Warning (332049): Ignored set_false_path at altera_pci_express.sdc(35): Argument is not an object ID File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 35 Info (332050): set_false_path -from {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg} -to {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0]} File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 35 Info (332104): Reading SDC File: 'ghrd_10as066n2/altera_xcvr_native_a10_171/synth/altera_xcvr_native_a10_false_paths.sdc' Warning (332174): Ignored filter at altera_xcvr_native_a10_false_paths.sdc(53): *twentynm_xcvr_native_inst|*inst_twentynm_pcs|*twentynm_hssi_*_pld_pcs_interface*|pld_pmaif_tx_pld_rst_n could not be matched with a pin File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_xcvr_native_a10_171/synth/altera_xcvr_native_a10_false_paths.sdc Line: 53 Warning (332174): Ignored filter at altera_xcvr_native_a10_false_paths.sdc(63): *twentynm_xcvr_native_inst|*inst_twentynm_pcs|*twentynm_hssi_*_pld_pcs_interface*|pld_10g_krfec_tx_pld_rst_n could not be matched with a pin File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_10as066n2/altera_xcvr_native_a10_171/synth/altera_xcvr_native_a10_false_paths.sdc Line: 63 Info (332104): Reading SDC File: 'ghrd_timing.sdc' Warning (332049): Ignored create_clock at ghrd_timing.sdc(5): Incorrect assignment for clock. Source node: emif_ref_clk already has a clock(s) assigned to it. Use the -add option to assign multiple clocks to this node. Clock was not created or updated. File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_timing.sdc Line: 5 Info (332050): create_clock -name EMIF_REF_CLOCK -period 7.5 [get_ports emif_ref_clk] File: F:/davinci/a10_pcie_soc_devkit_15_171/ghrd_timing.sdc Line: 5 Warning (332043): Overwriting existing clock: altera_reserved_tck Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Info (332104): Reading SDC File: 'fpga_pcie.sdc' Warning (332049): Ignored create_clock at fpga_pcie.sdc(2): Incorrect assignment for clock. Source node: pcie_refclk_100 already has a clock(s) assigned to it. Use the -add option to assign multiple clocks to this node. Clock was not created or updated. File: F:/davinci/a10_pcie_soc_devkit_15_171/fpga_pcie.sdc Line: 2 Info (332050): create_clock -name PCIE_REFCLK -period 10 [get_ports pcie_refclk_100] File: F:/davinci/a10_pcie_soc_devkit_15_171/fpga_pcie.sdc Line: 2 Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_cgb_master_inst|cpulse_out_bus[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|loaden[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|lvds_clk[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|loaden[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|lvds_clk[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332174): Ignored filter at fpga_pcie.sdc(6): PCIE_REFCLK could not be matched with a clock File: F:/davinci/a10_pcie_soc_devkit_15_171/fpga_pcie.sdc Line: 6 Warning (332054): Assignment set_clock_groups is accepted but has some problems at fpga_pcie.sdc(6): Argument -group with value [get_clocks {PCIE_REFCLK}] contains zero elements File: F:/davinci/a10_pcie_soc_devkit_15_171/fpga_pcie.sdc Line: 6 Info (332050): set_clock_groups -exclusive -group [get_clocks {MAIN_CLOCK}] -group [get_clocks {PCIE_REFCLK}] File: F:/davinci/a10_pcie_soc_devkit_15_171/fpga_pcie.sdc Line: 6 Info (332104): Reading SDC File: 'subsys_pcie_avmm256/altera_avalon_mm_clock_crossing_bridge_171/synth/altera_avalon_dc_fifo.sdc' Info (332104): Reading SDC File: 'subsys_pcie_avmm256/altera_reset_controller_171/synth/altera_reset_controller.sdc' Info (332104): Reading SDC File: 'subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc' Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[7].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[6].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[5].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[4].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[3].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[2].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[1].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1_out. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g3x8.phy_g3x8|phy_g3x8|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_8g_rx_pcs.inst_twentynm_hssi_8g_rx_pcs|sta_rx_clk2_by4_1. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g3n.lcpll_g3xn|lcpll_g3xn|a10_xcvr_atx_pll_inst|twentynm_hssi_pma_cgb_master_inst|cpulse_out_bus[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|loaden[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst|lvds_clk[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|loaden[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332099): You called derive_pll_clocks. User-defined clock found on pll: soc_inst|emif_a10_hps_0|arch|arch_inst|pll_inst|pll_inst~_Duplicate|lvds_clk[0]. Original clock has priority over derived pll clocks. No clocks added to this pll. Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332049): Ignored set_max_skew at altera_pci_express.sdc(30): Argument -to with value [get_registers {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg[*] }] contains zero elements File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 30 Info (332050): set_max_skew -from [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg}] -to [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg[*] }] 6.500 File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 30 Warning (332049): Ignored set_max_skew at altera_pci_express.sdc(31): Argument -to with value [get_registers {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg_1[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg_1[*] }] contains zero elements File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 31 Info (332050): set_max_skew -from [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg}] -to [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg_1[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg_1[*] }] 6.500 File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 31 Warning (332049): Ignored set_max_delay at altera_pci_express.sdc(33): Argument is an empty collection File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 33 Info (332050): set_max_delay -from [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg}] -to [get_registers -nowarn {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_data_reg_1[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg[*] *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|dbg_rx_datak_reg_1[*] }] 10.000 File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 33 Warning (332174): Ignored filter at altera_pci_express.sdc(34): *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync_1|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0] could not be matched with a clock or keeper or register or port or pin or cell or partition File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 34 Warning (332049): Ignored set_false_path at altera_pci_express.sdc(34): Argument is not an object ID File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 34 Info (332050): set_false_path -from {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg} -to {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync_1|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0]} File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 34 Warning (332174): Ignored filter at altera_pci_express.sdc(35): *|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0] could not be matched with a clock or keeper or register or port or pin or cell or partition File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 35 Warning (332049): Ignored set_false_path at altera_pci_express.sdc(35): Argument is not an object ID File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 35 Info (332050): set_false_path -from {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~pld_clk.reg} -to {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_sc_bitsync_node:rx_polinv_dbg.dbg_rx_valid_altpcie_sc_bitsync|altpcie_sc_bitsync:altpcie_sc_bitsync|altpcie_sc_bitsync_meta_dff[0]} File: F:/davinci/a10_pcie_soc_devkit_15_171/subsys_pcie_avmm256/altera_pcie_a10_hip_171/synth/altera_pci_express.sdc Line: 35 Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] Warning (332043): Overwriting existing clock: soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] Info (332104): Reading SDC File: 'subsys_pcie_avmm256/altera_xcvr_native_a10_171/synth/altera_xcvr_native_a10_false_paths.sdc' Info (332104): Reading SDC File: 'subsys_pcie_avmm256/altera_avalon_st_handshake_clock_crosser_171/synth/altera_avalon_st_handshake_clock_crosser.sdc' Info (332097): The following timing edges are non-unate. TimeQuest will assume pos-unate behavior for these edges in the clock network. Info (332098): Cell: soc_inst|emif_a10_hps_0|arch|arch_inst|bufs_inst|gen_mem_dqs.inst[0].b|cal_oct.obuf from: oe to: o Info (332098): Cell: soc_inst|emif_a10_hps_0|arch|arch_inst|bufs_inst|gen_mem_dqs.inst[1].b|cal_oct.obuf from: oe to: o Info (332098): Cell: soc_inst|emif_a10_hps_0|arch|arch_inst|bufs_inst|gen_mem_dqs.inst[2].b|cal_oct.obuf from: oe to: o Info (332098): Cell: soc_inst|emif_a10_hps_0|arch|arch_inst|bufs_inst|gen_mem_dqs.inst[3].b|cal_oct.obuf from: oe to: o Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Warning (332088): No paths exist between clock target "soc_inst|pcie256_0|pcie_a10_hip_avmm|altpcie_a10_hip_pipen1b|wys|core_clk_out" of clock "soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout" and its clock source. Assuming zero source clock latency. Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 900mV 100C Model Critical Warning (332148): Timing requirements not met Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the TimeQuest Timing Analyzer. Info (332146): Worst-case setup slack is -0.534 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): -0.534 -3.934 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.539 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 1.943 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332119): 2.007 0.000 MAIN_CLOCK Info (332119): 6.866 0.000 altera_reserved_tck Info (332146): Worst-case hold slack is 0.042 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.042 0.000 altera_reserved_tck Info (332119): 0.046 0.000 MAIN_CLOCK Info (332119): 0.054 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.220 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.399 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332146): Worst-case recovery slack is 0.069 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.069 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 4.486 0.000 MAIN_CLOCK Info (332119): 13.891 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 14.352 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 14.460 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 14.513 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 14.720 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 14.746 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 14.765 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 16.011 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 16.475 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 16.583 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 16.636 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 16.805 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332119): 16.843 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 16.843 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 16.869 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 16.888 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 38.863 0.000 altera_reserved_tck Info (332146): Worst-case removal slack is 0.348 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.348 0.000 MAIN_CLOCK Info (332119): 0.388 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.782 0.000 altera_reserved_tck Info (332119): 7.717 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 7.720 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 7.931 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 7.977 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 8.005 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 8.071 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 8.528 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 8.542 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 9.584 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 9.601 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 9.774 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 9.805 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 9.822 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 9.917 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 10.321 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 12.462 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332146): Worst-case minimum pulse width slack is 0.125 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.125 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g Info (332119): 0.181 0.000 hps_memory_mem_dqs[0]_IN Info (332119): 0.181 0.000 hps_memory_mem_dqs[1]_IN Info (332119): 0.182 0.000 hps_memory_mem_dqs[2]_IN Info (332119): 0.182 0.000 hps_memory_mem_dqs[3]_IN Info (332119): 0.200 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk Info (332119): 0.456 0.000 soc_inst|emif_a10_hps_0_wf_clk_0 Info (332119): 0.461 0.000 soc_inst|emif_a10_hps_0_wf_clk_2 Info (332119): 0.462 0.000 soc_inst|emif_a10_hps_0_wf_clk_1 Info (332119): 0.463 0.000 soc_inst|emif_a10_hps_0_wf_clk_5 Info (332119): 0.464 0.000 soc_inst|emif_a10_hps_0_vco_clk_0 Info (332119): 0.464 0.000 soc_inst|emif_a10_hps_0_vco_clk_1 Info (332119): 0.464 0.000 soc_inst|emif_a10_hps_0_wf_clk_3 Info (332119): 0.464 0.000 soc_inst|emif_a10_hps_0_wf_clk_4 Info (332119): 0.464 0.000 soc_inst|emif_a10_hps_0_wf_clk_6 Info (332119): 0.610 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.795 0.000 soc_inst|emif_a10_hps_0_phy_clk_0 Info (332119): 0.795 0.000 soc_inst|emif_a10_hps_0_phy_clk_1 Info (332119): 0.798 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_0 Info (332119): 0.798 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_1 Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 0.841 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk Info (332119): 0.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] Info (332119): 0.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] Info (332119): 0.863 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] Info (332119): 0.863 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] Info (332119): 0.863 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] Info (332119): 0.863 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] Info (332119): 0.863 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] Info (332119): 0.863 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] Info (332119): 0.863 0.000 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soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk Info (332119): 3.879 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk Info (332119): 4.501 0.000 MAIN_CLOCK Info (332119): 4.559 0.000 pcie_refclk_100 Info (332119): 4.852 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332119): 4.860 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 4.860 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 4.860 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 4.860 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 4.860 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 4.860 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 4.860 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 20.703 0.000 altera_reserved_tck Info (332163): Slow 900mV 100C Model Net Delay Summary Info (332163): Info (332163): Name Slack Req Actual From To Type Info (332163): ============= ====== ====== ====== =============== =============== ==== Info (332163): set_net_delay 1.950 3.200 1.250 [get_pins -compatibility_mode {*|in_wr_ptr_gray[*]*}] Info (332163): [get_registers {*|altera_dcfifo_synchronizer_bundle:write_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 2.386 3.200 0.814 [get_pins -compatibility_mode {*|out_rd_ptr_gray[*]*}] Info (332163): [get_registers {*|altera_dcfifo_synchronizer_bundle:read_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 4.734 8.000 3.266 [get_registers *] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 22.822 33.332 10.510 [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] Info (332163): max Info (332114): Report Metastability: Found 98 synchronizer chains. Info (332114): Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Number of Synchronizer Chains Found: 98 Info (332114): Shortest Synchronizer Chain: 2 Registers Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Info (332114): Worst Case Available Settling Time: 2.007 ns Info (332114): Info (332114): Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. Info (332114): - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 288.8 Info (332114): Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. Info (332114): - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 Info: Initializing DDR database for CORE ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy Info: Finding port-to-pin mapping for CORE: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy INSTANCE: soc_inst|emif_a10_hps_0 Info: Core: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy - Instance: soc_inst|emif_a10_hps_0 Info: setup hold Info: Address/Command (Slow 900mV 100C Model) | 0.185 0.185 Info: Core (Slow 900mV 100C Model) | -- -- Info: Core Recovery/Removal (Slow 900mV 100C Model) | -- -- Info: DQS Gating (Slow 900mV 100C Model) | 0.615 0.615 Info: Read Capture (Slow 900mV 100C Model) | 0.025 0.025 Info: Write (Slow 900mV 100C Model) | 0.022 0.022 Info: Write Levelling (Slow 900mV 100C Model) | 0.158 0.158 Critical Warning: Timing analysis was performed using a non-final timing model and/or constraints. You must regenerate the external memory interface IP and recheck timing closure in a future version of Quartus Prime. Info: Analyzing Slow 900mV 0C Model Info (332146): Worst-case setup slack is -0.559 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): -0.559 -4.536 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.493 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 1.965 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332119): 2.804 0.000 MAIN_CLOCK Info (332119): 6.776 0.000 altera_reserved_tck Info (332146): Worst-case hold slack is 0.037 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.037 0.000 altera_reserved_tck Info (332119): 0.042 0.000 MAIN_CLOCK Info (332119): 0.051 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.254 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.421 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332146): Worst-case recovery slack is 0.112 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.112 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 4.576 0.000 MAIN_CLOCK Info (332119): 13.108 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 13.645 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 13.766 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 13.804 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 14.028 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 14.080 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 14.099 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 15.467 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 16.004 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 16.125 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 16.163 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 16.387 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 16.409 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 16.439 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 16.446 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332119): 16.458 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 39.010 0.000 altera_reserved_tck Info (332146): Worst-case removal slack is 0.309 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.309 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.342 0.000 MAIN_CLOCK Info (332119): 0.700 0.000 altera_reserved_tck Info (332119): 7.464 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 7.464 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 7.700 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 7.761 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 7.778 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 7.854 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 8.341 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 8.388 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 9.487 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 9.503 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 9.701 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 9.746 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 9.747 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 9.853 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 10.324 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 12.749 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332146): Worst-case minimum pulse width slack is 0.124 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.124 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g Info (332119): 0.142 0.000 hps_memory_mem_dqs[2]_IN Info (332119): 0.142 0.000 hps_memory_mem_dqs[3]_IN Info (332119): 0.143 0.000 hps_memory_mem_dqs[0]_IN Info (332119): 0.143 0.000 hps_memory_mem_dqs[1]_IN Info (332119): 0.200 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk Info (332119): 0.432 0.000 soc_inst|emif_a10_hps_0_wf_clk_0 Info (332119): 0.432 0.000 soc_inst|emif_a10_hps_0_wf_clk_1 Info (332119): 0.432 0.000 soc_inst|emif_a10_hps_0_wf_clk_2 Info (332119): 0.445 0.000 soc_inst|emif_a10_hps_0_wf_clk_3 Info (332119): 0.445 0.000 soc_inst|emif_a10_hps_0_wf_clk_4 Info (332119): 0.445 0.000 soc_inst|emif_a10_hps_0_wf_clk_6 Info (332119): 0.446 0.000 soc_inst|emif_a10_hps_0_wf_clk_5 Info (332119): 0.465 0.000 soc_inst|emif_a10_hps_0_vco_clk_0 Info (332119): 0.465 0.000 soc_inst|emif_a10_hps_0_vco_clk_1 Info (332119): 0.578 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.773 0.000 soc_inst|emif_a10_hps_0_phy_clk_0 Info (332119): 0.773 0.000 soc_inst|emif_a10_hps_0_phy_clk_1 Info (332119): 0.776 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_0 Info (332119): 0.776 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_1 Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 0.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk Info (332119): 0.826 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] Info (332119): 0.828 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] Info (332119): 0.839 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] Info (332119): 0.879 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] Info (332119): 0.885 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk Info (332119): 1.424 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 1.806 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2 Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2 Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 Info (332119): 1.837 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 Info (332119): 3.681 0.000 soc_inst|emif_a10_hps_0_ref_clock Info (332119): 3.792 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk Info (332119): 3.856 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk Info (332119): 4.435 0.000 MAIN_CLOCK Info (332119): 4.490 0.000 pcie_refclk_100 Info (332119): 4.827 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332119): 4.836 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 4.836 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 4.836 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 4.836 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 4.836 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 4.836 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 4.836 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 20.636 0.000 altera_reserved_tck Info (332163): Slow 900mV 0C Model Net Delay Summary Info (332163): Info (332163): Name Slack Req Actual From To Type Info (332163): ============= ====== ====== ====== =============== =============== ==== Info (332163): set_net_delay 2.103 3.200 1.097 [get_pins -compatibility_mode {*|in_wr_ptr_gray[*]*}] Info (332163): [get_registers {*|altera_dcfifo_synchronizer_bundle:write_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 2.452 3.200 0.748 [get_pins -compatibility_mode {*|out_rd_ptr_gray[*]*}] Info (332163): [get_registers {*|altera_dcfifo_synchronizer_bundle:read_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 5.014 8.000 2.986 [get_registers *] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 23.982 33.332 9.350 [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] Info (332163): max Info (332114): Report Metastability: Found 98 synchronizer chains. Info (332114): Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Number of Synchronizer Chains Found: 98 Info (332114): Shortest Synchronizer Chain: 2 Registers Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Info (332114): Worst Case Available Settling Time: 2.804 ns Info (332114): Info (332114): Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. Info (332114): - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 78.2 Info (332114): Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. Info (332114): - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 Info: Initializing DDR database for CORE ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy Info: Finding port-to-pin mapping for CORE: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy INSTANCE: soc_inst|emif_a10_hps_0 Info: Core: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy - Instance: soc_inst|emif_a10_hps_0 Info: setup hold Info: Address/Command (Slow 900mV 0C Model) | 0.185 0.185 Info: Core (Slow 900mV 0C Model) | -- -- Info: Core Recovery/Removal (Slow 900mV 0C Model) | -- -- Info: DQS Gating (Slow 900mV 0C Model) | 0.615 0.615 Info: Read Capture (Slow 900mV 0C Model) | 0.025 0.025 Info: Write (Slow 900mV 0C Model) | 0.022 0.022 Info: Write Levelling (Slow 900mV 0C Model) | 0.158 0.158 Critical Warning: Timing analysis was performed using a non-final timing model and/or constraints. You must regenerate the external memory interface IP and recheck timing closure in a future version of Quartus Prime. Info: Analyzing Fast 900mV 100C Model Info (332146): Worst-case setup slack is 0.799 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.799 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 1.059 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 2.637 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332119): 3.442 0.000 MAIN_CLOCK Info (332119): 9.266 0.000 altera_reserved_tck Info (332146): Worst-case hold slack is 0.016 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.016 0.000 altera_reserved_tck Info (332119): 0.017 0.000 MAIN_CLOCK Info (332119): 0.017 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.076 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.130 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332146): Worst-case recovery slack is 0.654 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.654 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 6.027 0.000 MAIN_CLOCK Info (332119): 17.404 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 17.600 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 17.659 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 17.717 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 17.807 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 17.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 17.834 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 17.924 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 18.120 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 18.179 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 18.237 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 18.327 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 18.333 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 18.336 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 18.354 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 18.499 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332119): 39.679 0.000 altera_reserved_tck Info (332146): Worst-case removal slack is 0.196 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.196 0.000 MAIN_CLOCK Info (332119): 0.237 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.501 0.000 altera_reserved_tck Info (332119): 9.125 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 9.141 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 9.239 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 9.258 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 9.275 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 9.319 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 9.511 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 9.583 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 9.979 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 10.003 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 10.082 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 10.109 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 10.115 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 10.168 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 10.340 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 11.116 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332146): Worst-case minimum pulse width slack is 0.124 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.124 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g Info (332119): 0.200 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk Info (332119): 0.202 0.000 hps_memory_mem_dqs[2]_IN Info (332119): 0.202 0.000 hps_memory_mem_dqs[3]_IN Info (332119): 0.203 0.000 hps_memory_mem_dqs[0]_IN Info (332119): 0.203 0.000 hps_memory_mem_dqs[1]_IN Info (332119): 0.429 0.000 soc_inst|emif_a10_hps_0_wf_clk_3 Info (332119): 0.429 0.000 soc_inst|emif_a10_hps_0_wf_clk_4 Info (332119): 0.429 0.000 soc_inst|emif_a10_hps_0_wf_clk_5 Info (332119): 0.429 0.000 soc_inst|emif_a10_hps_0_wf_clk_6 Info (332119): 0.454 0.000 soc_inst|emif_a10_hps_0_wf_clk_0 Info (332119): 0.457 0.000 soc_inst|emif_a10_hps_0_wf_clk_1 Info (332119): 0.457 0.000 soc_inst|emif_a10_hps_0_wf_clk_2 Info (332119): 0.466 0.000 soc_inst|emif_a10_hps_0_vco_clk_0 Info (332119): 0.466 0.000 soc_inst|emif_a10_hps_0_vco_clk_1 Info (332119): 0.818 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.885 0.000 soc_inst|emif_a10_hps_0_phy_clk_0 Info (332119): 0.885 0.000 soc_inst|emif_a10_hps_0_phy_clk_1 Info (332119): 0.886 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_0 Info (332119): 0.886 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_1 Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[0] Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[1] Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[2] Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[3] Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[4] Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[5] Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[6] Info (332119): 0.947 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_pcs_clk_div_by_4[7] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[0] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[1] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[2] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[3] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[4] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[5] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[6] Info (332119): 0.948 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|rx_pcs_clk_div_by_4[7] Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_clk Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_clk Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_clk Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_clk Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_clk Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_clk Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_clk Info (332119): 0.949 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_clk Info (332119): 0.951 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_pcie_clk Info (332119): 0.970 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|hip_cmn_clk[0] Info (332119): 1.601 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 1.939 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|pma_hclk_by2 Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|pma_hclk_by2 Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|pma_hclk_by2 Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|pma_hclk_by2 Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|pma_hclk_by2 Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|pma_hclk_by2 Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|pma_hclk_by2 Info (332119): 1.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|pma_hclk_by2 Info (332119): 3.704 0.000 soc_inst|emif_a10_hps_0_ref_clock Info (332119): 3.937 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_clkout Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|tx_clk Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|tx_clk Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|tx_clk Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|tx_clk Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|tx_clk Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|tx_clk Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|tx_clk Info (332119): 3.955 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|tx_clk Info (332119): 4.622 0.000 MAIN_CLOCK Info (332119): 4.880 0.000 pcie_refclk_100 Info (332119): 4.951 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332119): 4.952 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 4.952 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 4.952 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 4.952 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 4.952 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 4.952 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 4.952 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 20.660 0.000 altera_reserved_tck Info (332163): Fast 900mV 100C Model Net Delay Summary Info (332163): Info (332163): Name Slack Req Actual From To Type Info (332163): ============= ====== ====== ====== =============== =============== ==== Info (332163): set_net_delay 2.319 3.200 0.881 [get_pins -compatibility_mode {*|in_wr_ptr_gray[*]*}] Info (332163): [get_registers {*|altera_dcfifo_synchronizer_bundle:write_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 2.573 3.200 0.627 [get_pins -compatibility_mode {*|out_rd_ptr_gray[*]*}] Info (332163): [get_registers {*|altera_dcfifo_synchronizer_bundle:read_crosser|altera_std_synchronizer_nocut:sync[*].u|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 5.612 8.000 2.388 [get_registers *] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 24.648 33.332 8.684 [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] Info (332163): max Info (332114): Report Metastability: Found 98 synchronizer chains. Info (332114): Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Number of Synchronizer Chains Found: 98 Info (332114): Shortest Synchronizer Chain: 2 Registers Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Info (332114): Worst Case Available Settling Time: 3.442 ns Info (332114): Info (332114): Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. Info (332114): - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 288.8 Info (332114): Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. Info (332114): - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 Info: Initializing DDR database for CORE ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy Info: Finding port-to-pin mapping for CORE: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy INSTANCE: soc_inst|emif_a10_hps_0 Info: Core: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy - Instance: soc_inst|emif_a10_hps_0 Info: setup hold Info: Address/Command (Fast 900mV 100C Model) | 0.185 0.185 Info: Core (Fast 900mV 100C Model) | -- -- Info: Core Recovery/Removal (Fast 900mV 100C Model) | -- -- Info: DQS Gating (Fast 900mV 100C Model) | 0.615 0.615 Info: Read Capture (Fast 900mV 100C Model) | 0.025 0.025 Info: Write (Fast 900mV 100C Model) | 0.022 0.022 Info: Write Levelling (Fast 900mV 100C Model) | 0.158 0.158 Critical Warning: Timing analysis was performed using a non-final timing model and/or constraints. You must regenerate the external memory interface IP and recheck timing closure in a future version of Quartus Prime. Info: Analyzing Fast 900mV 0C Model Info (332146): Worst-case setup slack is 0.803 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.803 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 1.385 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 2.820 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332119): 4.635 0.000 MAIN_CLOCK Info (332119): 9.580 0.000 altera_reserved_tck Info (332146): Worst-case hold slack is 0.013 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.013 0.000 MAIN_CLOCK Info (332119): 0.014 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.015 0.000 altera_reserved_tck Info (332119): 0.084 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.102 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pld_clk Info (332146): Worst-case recovery slack is 0.820 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.820 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 6.709 0.000 MAIN_CLOCK Info (332119): 17.460 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 17.652 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 17.709 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 17.746 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 17.838 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 17.858 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 17.861 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 18.519 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 18.546 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332119): 18.719 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 18.776 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 18.813 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 18.905 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 18.925 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 18.928 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 18.940 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 39.987 0.000 altera_reserved_tck Info (332146): Worst-case removal slack is 0.167 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.167 0.000 MAIN_CLOCK Info (332119): 0.187 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|coreclkout Info (332119): 0.388 0.000 altera_reserved_tck Info (332119): 8.940 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 8.954 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 9.055 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 9.062 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 9.077 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 9.118 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info (332119): 9.307 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_pma_clk Info (332119): 9.378 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 9.970 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_fref Info (332119): 9.990 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_fref Info (332119): 10.071 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_fref Info (332119): 10.084 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_fref Info (332119): 10.087 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_fref Info (332119): 10.138 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_fref Info (332119): 10.306 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[7]|rx_fref Info (332119): 11.077 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_fref Info (332146): Worst-case minimum pulse width slack is 0.124 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.124 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|pll_serial_clk_8g Info (332119): 0.200 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_serial_clk Info (332119): 0.204 0.000 hps_memory_mem_dqs[1]_IN Info (332119): 0.205 0.000 hps_memory_mem_dqs[0]_IN Info (332119): 0.205 0.000 hps_memory_mem_dqs[2]_IN Info (332119): 0.205 0.000 hps_memory_mem_dqs[3]_IN Info (332119): 0.446 0.000 soc_inst|emif_a10_hps_0_wf_clk_3 Info (332119): 0.446 0.000 soc_inst|emif_a10_hps_0_wf_clk_4 Info (332119): 0.446 0.000 soc_inst|emif_a10_hps_0_wf_clk_5 Info (332119): 0.446 0.000 soc_inst|emif_a10_hps_0_wf_clk_6 Info (332119): 0.461 0.000 soc_inst|emif_a10_hps_0_wf_clk_0 Info (332119): 0.463 0.000 soc_inst|emif_a10_hps_0_wf_clk_1 Info (332119): 0.463 0.000 soc_inst|emif_a10_hps_0_wf_clk_2 Info (332119): 0.466 0.000 soc_inst|emif_a10_hps_0_vco_clk_0 Info (332119): 0.466 0.000 soc_inst|emif_a10_hps_0_vco_clk_1 Info (332119): 0.827 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|tx_bonding_clocks[0] Info (332119): 0.889 0.000 soc_inst|emif_a10_hps_0_phy_clk_0 Info (332119): 0.889 0.000 soc_inst|emif_a10_hps_0_phy_clk_1 Info (332119): 0.889 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_0 Info (332119): 0.889 0.000 soc_inst|emif_a10_hps_0_phy_clk_l_1 Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[0]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[1]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[2]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[3]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[4]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[5]|rx_pma_clk Info (332119): 0.941 0.000 soc_inst|pcie256_0|pcie_a10_hip_avmm|g_xcvr_native_insts[6]|rx_pma_clk Info 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[get_registers *] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|altera_std_synchronizer_nocut:*|din_s1}] Info (332163): max Info (332163): Info (332163): set_net_delay 26.356 33.332 6.976 [get_registers {*altera_avalon_st_clock_crosser:*|in_data_buffer*}] Info (332163): [get_registers {*altera_avalon_st_clock_crosser:*|out_data_buffer*}] Info (332163): max Info (332114): Report Metastability: Found 98 synchronizer chains. Info (332114): Worst-Case MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Typical MTBF of Design is 1e+09 years or 3.15e+16 seconds. Info (332114): Number of Synchronizer Chains Found: 98 Info (332114): Shortest Synchronizer Chain: 2 Registers Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 0.276 Info (332114): Worst Case Available Settling Time: 4.635 ns Info (332114): Info (332114): Worst-Case MTBF values are calculated based on the worst-case silicon characteristics, with worst-case operating conditions. Info (332114): - Under worst-case conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 78.2 Info (332114): Typical MTBF values are calculated based on the nominal silicon characteristics, at nominal operating conditions. Info (332114): - Under typical conditions, an increase of 100ps in available settling time will increase MTBF values by a factor of 4590.3 Info: Initializing DDR database for CORE ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy Info: Finding port-to-pin mapping for CORE: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy INSTANCE: soc_inst|emif_a10_hps_0 Info: Core: ghrd_10as066n2_altera_emif_arch_nf_171_5v27guy - Instance: soc_inst|emif_a10_hps_0 Info: setup hold Info: Address/Command (Fast 900mV 0C Model) | 0.185 0.185 Info: Core (Fast 900mV 0C Model) | -- -- Info: Core Recovery/Removal (Fast 900mV 0C Model) | -- -- Info: DQS Gating (Fast 900mV 0C Model) | 0.615 0.615 Info: Read Capture (Fast 900mV 0C Model) | 0.025 0.025 Info: Write (Fast 900mV 0C Model) | 0.022 0.022 Info: Write Levelling (Fast 900mV 0C Model) | 0.158 0.158 Critical Warning: Timing analysis was performed using a non-final timing model and/or constraints. You must regenerate the external memory interface IP and recheck timing closure in a future version of Quartus Prime. Info (332101): Design is fully constrained for setup requirements Info (332101): Design is fully constrained for hold requirements Info: Quartus Prime TimeQuest Timing Analyzer was successful. 0 errors, 100 warnings Info: Peak virtual memory: 4721 megabytes Info: Processing ended: Wed Jan 02 00:15:06 2019 Info: Elapsed time: 00:00:52 Info: Total CPU time (on all processors): 00:01:51