DDR4 : boltsys:inst|ddr4|col_if (Connection ID: 2) report for bolt4k_rx Mon Apr 22 17:41:20 2019 Quartus Prime Version 18.1.0 Build 625 09/12/2018 SJ Standard Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Summary 3. Interface Details 4. Calibration Status Per Group 5. DQ Pin Margins Observed During Calibration 6. Read Data Valid Windows 7. Write Data Valid Windows 8. DQS Pin Margins Observed During Calibration 9. FIFO Settings 10. Controller Latency Observed During Calibration 11. VREF Margins Observed During Calibration ---------------- ; Legal Notice ; ---------------- Copyright (C) 2018 Intel Corporation. All rights reserved. Your use of Intel Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Intel Program License Subscription Agreement, the Intel Quartus Prime License Agreement, the Intel FPGA IP License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Intel and sold by Intel or its authorized distributors. Please refer to the applicable agreement for further details. +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Summary ; +-----------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+ ; Report date ; Mon Apr 22 17:40:02 2019 ; ; Connection name ; boltsys:inst|ddr4|col_if ; ; Connection path ; /devices/10AX022C(3|4)|10AX022E(3|4)@1#USB-1/(link)/JTAG/alt_sld_fab_sldfabric.node_0/phy_0/ddr4_col_if_colmaster.master ; ; Interface hierarchy name ; boltsys:inst|ddr4|col_if ; ; System-level debug connection hierarchy name ; boltsys:inst|ddr4|col_if|colmaster ; ; Memory interface protocol ; DDR4 ; ; Connection target type ; External Memory Interface ; ; Connection target version ; 18.1 ; ; Connection index ; 0 ; ; Input delay step size (ps) ; 3.91 ; ; Output delay step size (ps) ; 7.81 ; ; Calibration ; Pass ; ; Initial failing group ; None ; ; Initial failing calibration stage ; N/A ; ; Groups active for calibration ; 2 ; ; Ranks active for calibration ; 1 ; ; Input Rate (Memory clock to AFI clock ratio) ; Half ; ; Output Rate (VCO clock to memory clock ratio) ; Full ; +-----------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------+ ; Interface Details ; +------------------------------+------------------------+ ; Setting ; Value ; +------------------------------+------------------------+ ; DIMM Type ; Component ; ; Controller Type ; Hard Memory Controller ; ; AFI Clock Frequency (MHz) ; 500.00 ; ; Memory Clock Frequency (MHz) ; 1000.00 ; ; Burst Length ; 8 ; ; Read Latency ; 16 ; ; Write Latency ; 12 ; ; Ranks ; 1 ; ; DIMMs ; 1 ; ; Write Groups ; 2 ; ; Read Groups ; 2 ; ; Data Width ; 16 ; ; Data Mask Width ; 2 ; ; Address Width ; 17 ; ; Bank Address Width ; 2 ; ; Bank Group Width ; 1 ; ; CS Width ; 1 ; ; CKE Width ; 1 ; ; ODT Width ; 1 ; ; Address Mirroring Config ; 0 ; ; I/O Tiles ; 2 ; ; I/O Lanes (Address/Command) ; 3 ; ; I/O Lanes (Data) ; 2 ; +------------------------------+------------------------+ +------------------------------+ ; Calibration Status Per Group ; +-------+--------+-------------+ ; Group ; Status ; Error Stage ; +-------+--------+-------------+ ; 0 ; Pass ; N/A ; ; 1 ; Pass ; N/A ; +-------+--------+-------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; DQ Pin Margins Observed During Calibration ; +--------+------------------+------------------------------------+-------------------+--------------------------------------+-----------------------+-------------------------------------+---------------------------+------------------------------------------+ ; DQ Pin ; Read Margin (ps) ; DQ Input Delay (Input delay steps) ; Write Margin (ps) ; DQ Output Delay (Output delay steps) ; DBI Input Margin (ps) ; DBI Input Delay (Input delay steps) ; DM/DBI Output Margin (ps) ; DM/DBI Output Delay (Output delay steps) ; +--------+------------------+------------------------------------+-------------------+--------------------------------------+-----------------------+-------------------------------------+---------------------------+------------------------------------------+ ; 0 ; -183 to 183 ; 2 ; -195 to 195 ; 410 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 1 ; -191 to 191 ; 5 ; -210 to 210 ; 409 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 2 ; -187 to 187 ; 6 ; -187 to 195 ; 414 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 3 ; -183 to 183 ; 2 ; -195 to 203 ; 408 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 4 ; -187 to 191 ; 0 ; -203 to 210 ; 412 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 5 ; -183 to 187 ; 3 ; -203 to 210 ; 411 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 6 ; -183 to 187 ; 6 ; -195 to 203 ; 412 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 7 ; -179 to 179 ; 6 ; -218 to 218 ; 415 ; Uncalibrated ; 3 ; -218 to 210 ; 416 ; ; 8 ; -187 to 187 ; 4 ; -210 to 210 ; 422 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; ; 9 ; -191 to 191 ; 7 ; -210 to 210 ; 421 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; ; 10 ; -171 to 175 ; 6 ; -210 to 210 ; 421 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; ; 11 ; -183 to 183 ; 5 ; -195 to 195 ; 424 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; ; 12 ; -191 to 191 ; 1 ; -203 to 210 ; 421 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; ; 13 ; -195 to 195 ; 0 ; -218 to 218 ; 421 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; ; 14 ; -187 to 187 ; 4 ; -203 to 203 ; 423 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; ; 15 ; -191 to 195 ; 1 ; -203 to 210 ; 422 ; Uncalibrated ; 3 ; -226 to 218 ; 421 ; +--------+------------------+------------------------------------+-------------------+--------------------------------------+-----------------------+-------------------------------------+---------------------------+------------------------------------------+ +-------------------------------------------+ ; Read Data Valid Windows ; +------------+------------------------------+ ; Name ; Margin (ps) ; +------------+------------------------------+ ; ; -500 .. [0 .. 0] .. 500 ; ; Interface ; -500 .. [-171 .. 175] .. 500 ; ; Rank 0 ; -500 .. [-171 .. 175] .. 500 ; ; DQS0 ; -500 .. [-179 .. 179] .. 500 ; ; DQ0 ; -500 .. [-183 .. 183] .. 500 ; ; DQ1 ; -500 .. [-191 .. 191] .. 500 ; ; DQ2 ; -500 .. [-187 .. 187] .. 500 ; ; DQ3 ; -500 .. [-183 .. 183] .. 500 ; ; DQ4 ; -500 .. [-187 .. 191] .. 500 ; ; DQ5 ; -500 .. [-183 .. 187] .. 500 ; ; DQ6 ; -500 .. [-183 .. 187] .. 500 ; ; DQ7 ; -500 .. [-179 .. 179] .. 500 ; ; DQS1 ; -500 .. [-171 .. 175] .. 500 ; ; DQ8 ; -500 .. [-187 .. 187] .. 500 ; ; DQ9 ; -500 .. [-191 .. 191] .. 500 ; ; DQ10 ; -500 .. [-171 .. 175] .. 500 ; ; DQ11 ; -500 .. [-183 .. 183] .. 500 ; ; DQ12 ; -500 .. [-191 .. 191] .. 500 ; ; DQ13 ; -500 .. [-195 .. 195] .. 500 ; ; DQ14 ; -500 .. [-187 .. 187] .. 500 ; ; DQ15 ; -500 .. [-191 .. 195] .. 500 ; +------------+------------------------------+ +-------------------------------------------+ ; Write Data Valid Windows ; +------------+------------------------------+ ; Name ; Margin (ps) ; +------------+------------------------------+ ; ; -500 .. [0 .. 0] .. 500 ; ; Interface ; -500 .. [-187 .. 195] .. 500 ; ; Rank 0 ; -500 .. [-187 .. 195] .. 500 ; ; DQS0 ; -500 .. [-187 .. 195] .. 500 ; ; DQ0 ; -500 .. [-195 .. 195] .. 500 ; ; DQ1 ; -500 .. [-210 .. 210] .. 500 ; ; DQ2 ; -500 .. [-187 .. 195] .. 500 ; ; DQ3 ; -500 .. [-195 .. 203] .. 500 ; ; DQ4 ; -500 .. [-203 .. 210] .. 500 ; ; DQ5 ; -500 .. [-203 .. 210] .. 500 ; ; DQ6 ; -500 .. [-195 .. 203] .. 500 ; ; DQ7 ; -500 .. [-218 .. 218] .. 500 ; ; DM0 ; -500 .. [-218 .. 210] .. 500 ; ; DQS1 ; -500 .. [-195 .. 195] .. 500 ; ; DQ8 ; -500 .. [-210 .. 210] .. 500 ; ; DQ9 ; -500 .. [-210 .. 210] .. 500 ; ; DQ10 ; -500 .. [-210 .. 210] .. 500 ; ; DQ11 ; -500 .. [-195 .. 195] .. 500 ; ; DQ12 ; -500 .. [-203 .. 210] .. 500 ; ; DQ13 ; -500 .. [-218 .. 218] .. 500 ; ; DQ14 ; -500 .. [-203 .. 203] .. 500 ; ; DQ15 ; -500 .. [-203 .. 210] .. 500 ; ; DM1 ; -500 .. [-226 .. 218] .. 500 ; +------------+------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; DQS Pin Margins Observed During Calibration ; +---------+----------------------+-------------------------------------+-----------------------+---------------------------------------+--------------------------------------+ ; DQS Pin ; DQS Read Margin (ps) ; DQS Input Delay (Input delay steps) ; DQS Write Margin (ps) ; DQS Output Delay (Output delay steps) ; DQS Enable Delay (Input delay steps) ; +---------+----------------------+-------------------------------------+-----------------------+---------------------------------------+--------------------------------------+ ; 0 ; -179 to 179 ; 65 ; -187 to 195 ; 443 ; 1195 ; ; 1 ; -171 to 175 ; 62 ; -187 to 195 ; 452 ; 1446 ; +---------+----------------------+-------------------------------------+-----------------------+---------------------------------------+--------------------------------------+ +-----------------------------------------------------------------------+ ; FIFO Settings ; +-------+-------------------------------+-------------------------------+ ; Group ; VFIFO Setting (Memory clocks) ; LFIFO Setting (Memory clocks) ; +-------+-------------------------------+-------------------------------+ ; 0 ; 0 ; 25 ; ; 1 ; 0 ; 27 ; +-------+-------------------------------+-------------------------------+ +------------------------------------------------+ ; Controller Latency Observed During Calibration ; +-------+----------------------------------------+ ; Type ; Latency (Controller clocks) ; +-------+----------------------------------------+ ; Read ; 18 ; ; Write ; 4 ; +-------+----------------------------------------+ +--------------------------------------------------------------------------------+ ; VREF Margins Observed During Calibration ; +-------+------------------+----------------+------------------+-----------------+ ; Group ; VREFIN margin ; VREFIN setting ; VREFOUT margin ; VREFOUT setting ; +-------+------------------+----------------+------------------+-----------------+ ; 0 ; 0.720V to 1.110V ; 0.892V ; 0.720V to 1.110V ; 0.775V ; ; 1 ; 0.720V to 1.110V ; 0.899V ; 0.720V to 1.110V ; 0.782V ; +-------+------------------+----------------+------------------+-----------------+