---------------- ; Command Info ; ---------------- Report Timing: Found 1 setup paths (1 violated). Worst case slack is -8.772 Tcl Command: report_timing -setup -multi_corner -file D:/Work/PHC_14Nov2018150747/FPGA/Report_Timing_80MHz_setup.txt -panel_name {Report Timing} -from_clock [get_clocks { PHC_design:PHC_inst|PHC_design_PLL:pll|PHC_design_PLL_altpll_5a03:sd1|wire_pll7_clk[0] }] -npaths 1 -detail full_path Options: -from_clock [get_clocks { PHC_design:PHC_inst|PHC_design_PLL:pll|PHC_design_PLL_altpll_5a03:sd1|wire_pll7_clk[0] }] -setup -npaths 1 -detail full_path -panel_name {Report Timing} -file {D:/Work/PHC_14Nov2018150747/FPGA/Report_Timing_80MHz_setup.txt} -multi_corner Delay Model: Slow 1200mV 85C Model +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Summary of Paths ; +--------+-------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+-------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+--------------+------------+------------+ ; -8.772 ; PHC_design:PHC_inst|PHC_design_NIOS2_CPU:nios2_cpu|PHC_design_NIOS2_CPU_cpu:cpu|W_alu_result[9] ; PHC_design:PHC_inst|PHC_design_SRAM:sram|altsyncram:the_altsyncram|altsyncram_bof1:auto_generated|ram_block1a62~porta_re_reg ; PHC_design:PHC_inst|PHC_design_PLL:pll|PHC_design_PLL_altpll_5a03:sd1|wire_pll7_clk[0] ; PHC_design:PHC_inst|PHC_design_PLL:pll|PHC_design_PLL_altpll_5a03:sd1|wire_pll7_clk[0] ; 6.250 ; 0.280 ; 14.867 ; +--------+-------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+--------------+------------+------------+ Path #1: Setup slack is -8.772 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; PHC_design:PHC_inst|PHC_design_NIOS2_CPU:nios2_cpu|PHC_design_NIOS2_CPU_cpu:cpu|W_alu_result[9] ; ; To Node ; PHC_design:PHC_inst|PHC_design_SRAM:sram|altsyncram:the_altsyncram|altsyncram_bof1:auto_generated|ram_block1a62~porta_re_reg ; ; Launch Clock ; PHC_design:PHC_inst|PHC_design_PLL:pll|PHC_design_PLL_altpll_5a03:sd1|wire_pll7_clk[0] ; ; Latch Clock ; PHC_design:PHC_inst|PHC_design_PLL:pll|PHC_design_PLL_altpll_5a03:sd1|wire_pll7_clk[0] ; ; Data Arrival Time ; 15.436 ; ; Data Required Time ; 6.664 ; ; Slack ; -8.772 (VIOLATED) ; +--------------------+------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 6.250 ; ; ; ; ; ; ; Clock Skew ; 0.280 ; ; ; ; ; ; ; Data Delay ; 14.867 ; ; ; ; ; ; ; Number of Logic Levels ; ; 7 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 4 ; 7.258 ; 87 ; 0.000 ; 3.221 ; ; Cell ; ; 4 ; 1.119 ; 13 ; 0.000 ; 0.635 ; ; PLL Compensation ; ; 1 ; -7.808 ; 0 ; -7.808 ; -7.808 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 8 ; 12.472 ; 84 ; 0.213 ; 5.474 ; ; Cell ; ; 9 ; 2.201 ; 15 ; 0.000 ; 0.410 ; ; uTco ; ; 1 ; 0.194 ; 1 ; 0.194 ; 0.194 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 4 ; 6.967 ; 83 ; 0.000 ; 3.092 ; ; Cell ; ; 4 ; 1.434 ; 17 ; 0.000 ; 0.799 ; ; PLL Compensation ; ; 1 ; -8.508 ; 0 ; -8.508 ; -8.508 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; Element ; +----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; launch edge time ; ; 0.569 ; 0.569 ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_M8 ; MAX10_CLK1_50 ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X0_Y18_N15 ; MAX10_CLK1_50~input|i ; ; 0.635 ; 0.635 ; RR ; CELL ; 2 ; IOIBUF_X0_Y18_N15 ; MAX10_CLK1_50~input|o ; ; 3.856 ; 3.221 ; RR ; IC ; 1 ; PLL_1 ; PHC_inst|pll|sd1|pll7|inclk[0] ; ; -3.952 ; -7.808 ; RR ; COMP ; 3 ; PLL_1 ; PHC_inst|pll|sd1|pll7|observablevcoout ; ; -3.952 ; 0.000 ; RR ; CELL ; 1 ; PLL_1 ; PHC_inst|pll|sd1|pll7|clk[0] ; ; -1.416 ; 2.536 ; RR ; IC ; 1 ; CLKCTRL_G18 ; PHC_inst|pll|sd1|wire_pll7_clk[0]~clkctrl|inclk[0] ; ; -1.416 ; 0.000 ; RR ; CELL ; 2316 ; CLKCTRL_G18 ; PHC_inst|pll|sd1|wire_pll7_clk[0]~clkctrl|outclk ; ; 0.085 ; 1.501 ; RR ; IC ; 1 ; FF_X59_Y31_N29 ; PHC_inst|nios2_cpu|cpu|W_alu_result[9]|clk ; ; 0.569 ; 0.484 ; RR ; CELL ; 1 ; FF_X59_Y31_N29 ; PHC_design:PHC_inst|PHC_design_NIOS2_CPU:nios2_cpu|PHC_design_NIOS2_CPU_cpu:cpu|W_alu_result[9] ; ; 15.436 ; 14.867 ; ; ; ; ; data path ; ; 0.763 ; 0.194 ; ; uTco ; 1 ; FF_X59_Y31_N29 ; PHC_design:PHC_inst|PHC_design_NIOS2_CPU:nios2_cpu|PHC_design_NIOS2_CPU_cpu:cpu|W_alu_result[9] ; ; 0.763 ; 0.000 ; FF ; CELL ; 27 ; FF_X59_Y31_N29 ; PHC_inst|nios2_cpu|cpu|W_alu_result[9]|q ; ; 2.571 ; 1.808 ; FF ; IC ; 1 ; LCCOMB_X56_Y29_N18 ; PHC_inst|mm_interconnect_0|router|Equal1~0|dataa ; ; 2.893 ; 0.322 ; FR ; CELL ; 4 ; LCCOMB_X56_Y29_N18 ; PHC_inst|mm_interconnect_0|router|Equal1~0|combout ; ; 3.106 ; 0.213 ; RR ; IC ; 1 ; LCCOMB_X56_Y29_N28 ; PHC_inst|mm_interconnect_0|router|Equal1~3|datad ; ; 3.230 ; 0.124 ; RR ; CELL ; 2 ; LCCOMB_X56_Y29_N28 ; PHC_inst|mm_interconnect_0|router|Equal1~3|combout ; ; 4.449 ; 1.219 ; RR ; IC ; 1 ; LCCOMB_X54_Y23_N20 ; PHC_inst|mm_interconnect_0|router|always1~2|datac ; ; 4.676 ; 0.227 ; RR ; CELL ; 4 ; LCCOMB_X54_Y23_N20 ; PHC_inst|mm_interconnect_0|router|always1~2|combout ; ; 5.290 ; 0.614 ; RR ; IC ; 1 ; LCCOMB_X56_Y23_N8 ; PHC_inst|mm_interconnect_0|router|src_channel[4]~2|datab ; ; 5.624 ; 0.334 ; RR ; CELL ; 5 ; LCCOMB_X56_Y23_N8 ; PHC_inst|mm_interconnect_0|router|src_channel[4]~2|combout ; ; 6.658 ; 1.034 ; RR ; IC ; 1 ; LCCOMB_X50_Y23_N2 ; PHC_inst|mm_interconnect_0|cmd_demux|src7_valid~0|dataa ; ; 7.006 ; 0.348 ; RF ; CELL ; 7 ; LCCOMB_X50_Y23_N2 ; PHC_inst|mm_interconnect_0|cmd_demux|src7_valid~0|combout ; ; 8.445 ; 1.439 ; FF ; IC ; 1 ; LCCOMB_X44_Y29_N16 ; PHC_inst|mm_interconnect_0|cmd_mux_007|WideOr1|datac ; ; 8.672 ; 0.227 ; FF ; CELL ; 5 ; LCCOMB_X44_Y29_N16 ; PHC_inst|mm_interconnect_0|cmd_mux_007|WideOr1|combout ; ; 9.343 ; 0.671 ; FF ; IC ; 1 ; LCCOMB_X49_Y29_N24 ; PHC_inst|sram|wren~0|datac ; ; 9.552 ; 0.209 ; FR ; CELL ; 64 ; LCCOMB_X49_Y29_N24 ; PHC_inst|sram|wren~0|combout ; ; 15.026 ; 5.474 ; RR ; IC ; 1 ; M9K_X73_Y26_N0 ; PHC_inst|sram|the_altsyncram|auto_generated|ram_block1a62|portare ; ; 15.436 ; 0.410 ; RR ; CELL ; 1 ; M9K_X73_Y26_N0 ; PHC_design:PHC_inst|PHC_design_SRAM:sram|altsyncram:the_altsyncram|altsyncram_bof1:auto_generated|ram_block1a62~porta_re_reg ; +----------+----------+----+------+--------+--------------------+------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; Element ; +---------+----------+----+------+--------+-------------------+------------------------------------------------------------------------------------------------------------------------------+ ; 6.250 ; 6.250 ; ; ; ; ; latch edge time ; ; 7.099 ; 0.849 ; ; ; ; ; clock path ; ; 6.250 ; 0.000 ; ; ; ; ; source latency ; ; 6.250 ; 0.000 ; ; ; 1 ; PIN_M8 ; MAX10_CLK1_50 ; ; 6.250 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X0_Y18_N15 ; MAX10_CLK1_50~input|i ; ; 6.885 ; 0.635 ; RR ; CELL ; 2 ; IOIBUF_X0_Y18_N15 ; MAX10_CLK1_50~input|o ; ; 9.977 ; 3.092 ; RR ; IC ; 1 ; PLL_1 ; PHC_inst|pll|sd1|pll7|inclk[0] ; ; 1.469 ; -8.508 ; RR ; COMP ; 3 ; PLL_1 ; PHC_inst|pll|sd1|pll7|observablevcoout ; ; 1.469 ; 0.000 ; RR ; CELL ; 1 ; PLL_1 ; PHC_inst|pll|sd1|pll7|clk[0] ; ; 3.904 ; 2.435 ; RR ; IC ; 1 ; CLKCTRL_G18 ; PHC_inst|pll|sd1|wire_pll7_clk[0]~clkctrl|inclk[0] ; ; 3.904 ; 0.000 ; RR ; CELL ; 2316 ; CLKCTRL_G18 ; PHC_inst|pll|sd1|wire_pll7_clk[0]~clkctrl|outclk ; ; 5.344 ; 1.440 ; RR ; IC ; 5 ; M9K_X73_Y26_N0 ; PHC_inst|sram|the_altsyncram|auto_generated|ram_block1a62|clk0 ; ; 6.143 ; 0.799 ; RR ; CELL ; 1 ; M9K_X73_Y26_N0 ; PHC_design:PHC_inst|PHC_design_SRAM:sram|altsyncram:the_altsyncram|altsyncram_bof1:auto_generated|ram_block1a62~porta_re_reg ; ; 7.099 ; 0.956 ; ; ; ; ; clock pessimism removed ; ; 7.079 ; -0.020 ; ; ; ; ; clock uncertainty ; ; 6.664 ; -0.415 ; ; uTsu ; 1 ; M9K_X73_Y26_N0 ; PHC_design:PHC_inst|PHC_design_SRAM:sram|altsyncram:the_altsyncram|altsyncram_bof1:auto_generated|ram_block1a62~porta_re_reg ; +---------+----------+----+------+--------+-------------------+------------------------------------------------------------------------------------------------------------------------------+