Slow 900mV 100C Model - Path #92: Recovery slack is -2.679 (VIOLATED) report for rxboard_top Wed Apr 29 10:09:31 2020 Quartus Prime Version 19.2.0 Build 57 06/24/2019 SJ Pro Edition --------------------- ; Table of Contents ; --------------------- 1. Path #92: Recovery slack is -2.679 (VIOLATED) Path #92: Recovery slack is -2.679 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.dpa_locked_sync_reg[2] ; ; To Node ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.ioserdesdpa.serdes_dpa_inst~dpa_reg ; ; Launch Clock ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll|outclk[2] ; ; Latch Clock ; DCLK (INVERTED) ; ; Data Arrival Time ; 4.961 ; ; Data Required Time ; 2.282 ; ; Slack ; -2.679 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Recovery Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; -1.347 ; ; ; ; ; ; ; Data Delay ; 2.095 ; ; ; ; ; ; ; Number of Logic Levels ; ; 2 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 1.078 ; 28 ; 0.000 ; 1.078 ; ; Cell ; ; 9 ; 2.821 ; 72 ; 0.000 ; 0.968 ; ; PLL Compensation ; ; 1 ; -1.033 ; 0 ; -1.033 ; -1.033 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 3 ; 1.325 ; 63 ; 0.160 ; 1.000 ; ; Cell ; ; 6 ; 0.549 ; 26 ; 0.000 ; 0.260 ; ; uTco ; ; 1 ; 0.221 ; 11 ; 0.221 ; 0.221 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 7 ; 2.384 ; 100 ; 0.000 ; 1.131 ; ; PLL Compensation ; ; 1 ; -1.241 ; 0 ; -1.241 ; -1.241 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+------------------------+------------+-----------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+------------------------+------------+-----------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 2.866 ; 2.866 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y15 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y33_N47 ; ; DCLK~input|i ; ; 0.626 ; 0.626 ; RR ; CELL ; 2 ; IOIBUF_X38_Y33_N47 ; ; DCLK~input|o ; ; 0.718 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll|refclk[0] ; ; 1.480 ; 0.762 ; RR ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll~vco_refclk ; ; 1.481 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll~vctrl ; ; 0.448 ; -1.033 ; RR ; COMP ; 2 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll~vcoph[0] ; ; 0.448 ; 0.000 ; RR ; CELL ; 68 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll|vcoph[0] ; ; 1.416 ; 0.968 ; RR ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll|outclk[2] ; ; 1.416 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll~io_48_lvds_tile_hps/pllcout[4] ; ; 1.416 ; 0.000 ; RR ; IC ; 2 ; CLKCTRL_2J_P2_I7 ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|outclock[2]~CLKENA0|inclk ; ; 1.788 ; 0.372 ; RR ; CELL ; 346 ; CLKCTRL_2J_P2_I7 ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|outclock[2]~CLKENA0|outclk ; ; 2.866 ; 1.078 ; RR ; IC ; 1 ; FF_X36_Y46_N8 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.dpa_locked_sync_reg[2]|clk ; ; 2.866 ; 0.000 ; RR ; CELL ; 1 ; FF_X36_Y46_N8 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.dpa_locked_sync_reg[2] ; ; 4.961 ; 2.095 ; ; ; ; ; ; data path ; ; 3.087 ; 0.221 ; RR ; uTco ; 1 ; FF_X36_Y46_N8 ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.dpa_locked_sync_reg[2]|q ; ; 3.217 ; 0.130 ; RR ; CELL ; 1 ; FF_X36_Y46_N8 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.dpa_locked_sync_reg[2]~la_lab/laboutt[5] ; ; 3.382 ; 0.165 ; RR ; IC ; 1 ; LABCELL_X36_Y46_N39 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|i15~0|dataa ; ; 3.642 ; 0.260 ; RR ; CELL ; 1 ; LABCELL_X36_Y46_N39 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|i15~0|combout ; ; 3.646 ; 0.004 ; RR ; CELL ; 1 ; LABCELL_X36_Y46_N39 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|i15~0~la_lab/laboutb[6] ; ; 3.806 ; 0.160 ; RR ; IC ; 1 ; LABCELL_X37_Y46_N48 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|i15|datac ; ; 3.956 ; 0.150 ; RF ; CELL ; 1 ; LABCELL_X37_Y46_N48 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|i15|combout ; ; 3.961 ; 0.005 ; FF ; CELL ; 16 ; LABCELL_X37_Y46_N48 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|i15~la_lab/laboutb[13] ; ; 4.961 ; 1.000 ; FF ; IC ; 1 ; IOSERDESDPA_X38_Y36_N6 ; High Speed ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.ioserdesdpa.serdes_dpa_inst|dpafiforeset ; ; 4.961 ; 0.000 ; FF ; CELL ; 1 ; IOSERDESDPA_X38_Y36_N6 ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.ioserdesdpa.serdes_dpa_inst~dpa_reg ; +---------+----------+----+------+--------+------------------------+------------+-----------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+------------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+------------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 2.258 ; 1.519 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_Y15 ; ; DCLK ; ; 0.739 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N47 ; ; DCLK~input|i ; ; 1.360 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N47 ; ; DCLK~input|o ; ; 1.440 ; 0.080 ; FF ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll|refclk[0] ; ; 1.991 ; 0.551 ; FF ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll~vco_refclk ; ; 1.992 ; 0.001 ; FF ; CELL ; 1 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll~vctrl ; ; 0.751 ; -1.241 ; FF ; COMP ; 2 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll~vcoph[0] ; ; 0.751 ; 0.000 ; FF ; CELL ; 68 ; IOPLL_2J ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll|vcoph[0] ; ; 1.882 ; 1.131 ; FR ; CELL ; 2 ; IOSERDESDPA_X38_Y36_N6 ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.ioserdesdpa.serdes_dpa_inst~io_48_lvds_tile_hps/xio_lane_lvds_wrapper_2/xio_serdes_dpa3/crnt_clk ; ; 1.882 ; 0.000 ; RR ; CELL ; 1 ; IOSERDESDPA_X38_Y36_N6 ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.ioserdesdpa.serdes_dpa_inst~dpa_reg ; ; 2.258 ; 0.376 ; ; ; ; ; ; clock pessimism removed ; ; 2.084 ; -0.174 ; ; ; ; ; ; clock uncertainty ; ; 2.282 ; 0.198 ; ; uTsu ; 1 ; IOSERDESDPA_X38_Y36_N6 ; ; i_adc|i_dpaSerdes|lvds_0|core|arch_inst|channels[0].dpa_fifo.ioserdesdpa.serdes_dpa_inst~dpa_reg ; +---------+----------+----+------+--------+------------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export.