TimeQuest Timing Analyzer report for CNC4 Mon Feb 10 20:43:33 2020 Quartus II 64-Bit Version 15.0.2 Build 153 07/15/2015 SJ Web Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Legal Notice 3. TimeQuest Timing Analyzer Summary 4. Parallel Compilation 5. SDC File List 6. Clocks 7. Fmax Summary 8. Setup Summary 9. Hold Summary 10. Recovery Summary 11. Removal Summary 12. Minimum Pulse Width Summary 13. Setup: 'CLK_IN' 14. Setup: 'div_counter[1]' 15. Setup: 'div_counter[3]' 16. Hold: 'CLK_IN' 17. Hold: 'div_counter[1]' 18. Hold: 'div_counter[3]' 19. Recovery: 'div_counter[1]' 20. Removal: 'div_counter[1]' 21. Minimum Pulse Width: 'CLK_IN' 22. Minimum Pulse Width: 'div_counter[1]' 23. Minimum Pulse Width: 'div_counter[3]' 24. Minimum Pulse Width: 'INDX' 25. Minimum Pulse Width: 'QUAD_A' 26. Minimum Pulse Width: 'QUAD_B' 27. Setup Times 28. Hold Times 29. Clock to Output Times 30. Minimum Clock to Output Times 31. Propagation Delay 32. Minimum Propagation Delay 33. Output Enable Times 34. Minimum Output Enable Times 35. Output Disable Times 36. Minimum Output Disable Times 37. Setup Transfers 38. Hold Transfers 39. Recovery Transfers 40. Removal Transfers 41. Report TCCS 42. Report RSKM 43. Unconstrained Paths 44. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2015 Altera Corporation. All rights reserved. Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, the Altera Quartus II License Agreement, the Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2015 Altera Corporation. All rights reserved. Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, the Altera Quartus II License Agreement, the Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +-------------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +--------------------+----------------------------------------------------+ ; Quartus II Version ; Version 15.0.2 Build 153 07/15/2015 SJ Web Edition ; ; Revision Name ; CNC4 ; ; Device Family ; MAX V ; ; Device Name ; 5M570ZT100C5 ; ; Timing Models ; Final ; ; Delay Model ; Slow Model ; ; Rise/Fall Delays ; Unavailable ; +--------------------+----------------------------------------------------+ Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time. +-------------------------------------+ ; Parallel Compilation ; +----------------------------+--------+ ; Processors ; Number ; +----------------------------+--------+ ; Number detected on machine ; 8 ; ; Maximum allowed ; 1 ; +----------------------------+--------+ +---------------------------------------------------+ ; SDC File List ; +---------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +---------------+--------+--------------------------+ ; CNC4.sdc ; OK ; Mon Feb 10 20:40:08 2020 ; +---------------+--------+--------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +----------------+------+---------+-----------+-------+---------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +----------------+------+---------+-----------+-------+---------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------+ ; CLK_IN ; Base ; 20.000 ; 50.0 MHz ; 0.000 ; 10.000 ; ; ; ; ; ; ; ; ; ; ; { CLK_IN } ; ; div_counter[1] ; Base ; 80.000 ; 12.5 MHz ; 0.000 ; 40.000 ; ; ; ; ; ; ; ; ; ; ; { div_counter[1] } ; ; div_counter[3] ; Base ; 80.000 ; 12.5 MHz ; 0.000 ; 40.000 ; ; ; ; ; ; ; ; ; ; ; { div_counter[3] } ; ; INDX ; Base ; 200.000 ; 5.0 MHz ; 0.000 ; 100.000 ; ; ; ; ; ; ; ; ; ; ; { INDX } ; ; QUAD_A ; Base ; 200.000 ; 5.0 MHz ; 0.000 ; 100.000 ; ; ; ; ; ; ; ; ; ; ; { QUAD_A } ; ; QUAD_B ; Base ; 200.000 ; 5.0 MHz ; 0.000 ; 100.000 ; ; ; ; ; ; ; ; ; ; ; { QUAD_B } ; +----------------+------+---------+-----------+-------+---------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------+ +-----------------------------------------------------+ ; Fmax Summary ; +-----------+-----------------+----------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +-----------+-----------------+----------------+------+ ; 17.75 MHz ; 17.75 MHz ; div_counter[1] ; ; ; 105.3 MHz ; 105.3 MHz ; div_counter[3] ; ; ; 238.1 MHz ; 238.1 MHz ; CLK_IN ; ; +-----------+-----------------+----------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +-----------------------------------------+ ; Setup Summary ; +----------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +----------------+--------+---------------+ ; CLK_IN ; 7.440 ; 0.000 ; ; div_counter[1] ; 11.838 ; 0.000 ; ; div_counter[3] ; 70.503 ; 0.000 ; +----------------+--------+---------------+ +----------------------------------------+ ; Hold Summary ; +----------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +----------------+-------+---------------+ ; CLK_IN ; 0.105 ; 0.000 ; ; div_counter[1] ; 0.976 ; 0.000 ; ; div_counter[3] ; 3.362 ; 0.000 ; +----------------+-------+---------------+ +-----------------------------------------+ ; Recovery Summary ; +----------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +----------------+--------+---------------+ ; div_counter[1] ; 18.863 ; 0.000 ; +----------------+--------+---------------+ +----------------------------------------+ ; Removal Summary ; +----------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +----------------+-------+---------------+ ; div_counter[1] ; 9.975 ; 0.000 ; +----------------+-------+---------------+ +------------------------------------------+ ; Minimum Pulse Width Summary ; +----------------+---------+---------------+ ; Clock ; Slack ; End Point TNS ; +----------------+---------+---------------+ ; CLK_IN ; 9.661 ; 0.000 ; ; div_counter[1] ; 39.661 ; 0.000 ; ; div_counter[3] ; 39.661 ; 0.000 ; ; INDX ; 196.711 ; 0.000 ; ; QUAD_A ; 196.711 ; 0.000 ; ; QUAD_B ; 196.711 ; 0.000 ; +----------------+---------+---------------+ +------------------------------------------------------------------------------------------------------------------+ ; Setup: 'CLK_IN' ; +--------+----------------+----------------+----------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+----------------+----------------+----------------+-------------+--------------+------------+------------+ ; 7.440 ; div_counter[1] ; div_counter[2] ; div_counter[1] ; CLK_IN ; 20.000 ; 4.832 ; 17.565 ; ; 7.440 ; div_counter[1] ; div_counter[2] ; div_counter[1] ; CLK_IN ; 20.000 ; 4.832 ; 17.565 ; ; 7.441 ; div_counter[1] ; div_counter[3] ; div_counter[1] ; CLK_IN ; 20.000 ; 4.832 ; 17.564 ; ; 7.441 ; div_counter[1] ; div_counter[3] ; div_counter[1] ; CLK_IN ; 20.000 ; 4.832 ; 17.564 ; ; 9.311 ; div_counter[1] ; div_counter[1] ; div_counter[1] ; CLK_IN ; 20.000 ; 4.832 ; 15.694 ; ; 9.311 ; div_counter[1] ; div_counter[1] ; div_counter[1] ; CLK_IN ; 20.000 ; 4.832 ; 15.694 ; ; 15.800 ; div_counter[0] ; div_counter[3] ; CLK_IN ; CLK_IN ; 20.000 ; 0.000 ; 3.879 ; ; 15.801 ; div_counter[0] ; div_counter[2] ; CLK_IN ; CLK_IN ; 20.000 ; 0.000 ; 3.878 ; ; 15.803 ; div_counter[0] ; div_counter[1] ; CLK_IN ; CLK_IN ; 20.000 ; 0.000 ; 3.876 ; ; 15.805 ; div_counter[0] ; div_counter[0] ; CLK_IN ; CLK_IN ; 20.000 ; 0.000 ; 3.874 ; ; 16.257 ; div_counter[2] ; div_counter[3] ; CLK_IN ; CLK_IN ; 20.000 ; 0.000 ; 3.422 ; ; 16.258 ; div_counter[2] ; div_counter[2] ; CLK_IN ; CLK_IN ; 20.000 ; 0.000 ; 3.421 ; ; 19.535 ; div_counter[3] ; div_counter[3] ; div_counter[3] ; CLK_IN ; 20.000 ; 4.832 ; 5.470 ; ; 19.535 ; div_counter[3] ; div_counter[3] ; div_counter[3] ; CLK_IN ; 20.000 ; 4.832 ; 5.470 ; +--------+----------------+----------------+----------------+-------------+--------------+------------+------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------+ ; Setup: 'div_counter[1]' ; +--------+-----------------------------+-----------------------------+----------------+----------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+-----------------------------+-----------------------------+----------------+----------------+--------------+------------+------------+ ; 11.838 ; AX_val24[5] ; error_12_bit_strobe_mem[7] ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 27.841 ; ; 12.545 ; I3 ; axis_index_initialized ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 27.134 ; ; 14.244 ; AX_val24[5] ; error_12_bit_strobe_mem[6] ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 25.435 ; ; 14.772 ; AX_val24[5] ; error_12_bit_strobe_mem[5] ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 24.907 ; ; 14.860 ; cmnd_value[2] ; error_12_bit_strobe_mem[4] ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 24.819 ; ; 15.728 ; cmnd_value[2] ; error_12_bit_strobe_mem[7] ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 23.951 ; ; 15.849 ; AX_val24[5] ; error_12_bit_strobe_mem[9] ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 23.830 ; ; 16.675 ; error_12_bit_strobe_mem[10] ; IOBUS12[10]~reg0 ; div_counter[1] ; div_counter[1] ; 40.000 ; 0.000 ; 23.004 ; ; 16.710 ; AX_val24[5] ; error_12_bit_strobe_mem[8] ; div_counter[1] ; div_counter[1] ; 40.000 ; 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; 39.661 ; 40.000 ; 0.339 ; Low Pulse Width ; div_counter[1] ; Fall ; AX_val24_strobe_mem[8] ; +--------+--------------+----------------+------------------+----------------+------------+-------------------------+ +-----------------------------------------------------------------------------------------------------------------+ ; Minimum Pulse Width: 'div_counter[3]' ; +--------+--------------+----------------+------------------+----------------+------------+-----------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +--------+--------------+----------------+------------------+----------------+------------+-----------------------+ ; 39.661 ; 40.000 ; 0.339 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[0] ; ; 39.661 ; 40.000 ; 0.339 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[0] ; ; 39.661 ; 40.000 ; 0.339 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[1] ; ; 39.661 ; 40.000 ; 0.339 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[1] ; ; 39.661 ; 40.000 ; 0.339 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[2] ; ; 39.661 ; 40.000 ; 0.339 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[2] ; ; 39.661 ; 40.000 ; 0.339 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[3] ; ; 39.661 ; 40.000 ; 0.339 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[3] ; ; 39.661 ; 40.000 ; 0.339 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[4] ; ; 39.661 ; 40.000 ; 0.339 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[4] ; ; 40.000 ; 40.000 ; 0.000 ; High Pulse Width ; div_counter[3] ; Rise ; div_counter[3]|regout ; ; 40.000 ; 40.000 ; 0.000 ; Low Pulse Width ; div_counter[3] ; Rise ; div_counter[3]|regout ; ; 40.000 ; 40.000 ; 0.000 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[0]|clk ; ; 40.000 ; 40.000 ; 0.000 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[0]|clk ; ; 40.000 ; 40.000 ; 0.000 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[1]|clk ; ; 40.000 ; 40.000 ; 0.000 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[1]|clk ; ; 40.000 ; 40.000 ; 0.000 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[2]|clk ; ; 40.000 ; 40.000 ; 0.000 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[2]|clk ; ; 40.000 ; 40.000 ; 0.000 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[3]|clk ; ; 40.000 ; 40.000 ; 0.000 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[3]|clk ; ; 40.000 ; 40.000 ; 0.000 ; High Pulse Width ; div_counter[3] ; Rise ; slow_counter[4]|clk ; ; 40.000 ; 40.000 ; 0.000 ; Low Pulse Width ; div_counter[3] ; Rise ; slow_counter[4]|clk ; +--------+--------------+----------------+------------------+----------------+------------+-----------------------+ +-----------------------------------------------------------------------------------+ ; Minimum Pulse Width: 'INDX' ; +---------+--------------+----------------+-----------+-------+------------+--------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +---------+--------------+----------------+-----------+-------+------------+--------+ ; 196.711 ; 200.000 ; 3.289 ; Port Rate ; INDX ; Rise ; INDX ; +---------+--------------+----------------+-----------+-------+------------+--------+ +------------------------------------------------------------------------------------+ ; Minimum Pulse Width: 'QUAD_A' ; +---------+--------------+----------------+-----------+--------+------------+--------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +---------+--------------+----------------+-----------+--------+------------+--------+ ; 196.711 ; 200.000 ; 3.289 ; Port Rate ; QUAD_A ; Rise ; QUAD_A ; +---------+--------------+----------------+-----------+--------+------------+--------+ +------------------------------------------------------------------------------------+ ; Minimum Pulse Width: 'QUAD_B' ; +---------+--------------+----------------+-----------+--------+------------+--------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +---------+--------------+----------------+-----------+--------+------------+--------+ ; 196.711 ; 200.000 ; 3.289 ; Port Rate ; QUAD_B ; Rise ; QUAD_B ; +---------+--------------+----------------+-----------+--------+------------+--------+ +--------------------------------------------------------------------------------+ ; Setup Times ; +--------------+----------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +--------------+----------------+--------+--------+------------+-----------------+ ; CHIP_SELECT ; div_counter[1] ; 1.794 ; 1.794 ; Rise ; div_counter[1] ; ; DATA_CMD[*] ; div_counter[1] ; 36.761 ; 36.761 ; Rise ; div_counter[1] ; ; DATA_CMD[0] ; div_counter[1] ; 34.288 ; 34.288 ; Rise ; div_counter[1] ; ; DATA_CMD[1] ; div_counter[1] ; 36.378 ; 36.378 ; Rise ; div_counter[1] ; ; DATA_CMD[2] ; div_counter[1] ; 36.761 ; 36.761 ; Rise ; div_counter[1] ; ; INDX ; div_counter[1] ; 1.354 ; 1.354 ; Rise ; div_counter[1] ; ; LIM_HI ; div_counter[1] ; 11.001 ; 11.001 ; Rise ; div_counter[1] ; ; LIM_LOW ; div_counter[1] ; 7.250 ; 7.250 ; Rise ; div_counter[1] ; ; READ_WRITE ; div_counter[1] ; 1.947 ; 1.947 ; Rise ; div_counter[1] ; ; CMND_CLOCK ; div_counter[1] ; -4.164 ; -4.164 ; Fall ; div_counter[1] ; ; CMND_DIR ; div_counter[1] ; 0.058 ; 0.058 ; Fall ; div_counter[1] ; ; INDX ; div_counter[1] ; 1.336 ; 1.336 ; Fall ; div_counter[1] ; ; QUAD_A ; div_counter[1] ; 2.664 ; 2.664 ; Fall ; div_counter[1] ; ; QUAD_B ; div_counter[1] ; 2.749 ; 2.749 ; Fall ; div_counter[1] ; ; STROBE ; div_counter[1] ; -3.723 ; -3.723 ; Fall ; div_counter[1] ; +--------------+----------------+--------+--------+------------+-----------------+ +--------------------------------------------------------------------------------+ ; Hold Times ; +--------------+----------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +--------------+----------------+--------+--------+------------+-----------------+ ; CHIP_SELECT ; div_counter[1] ; 0.296 ; 0.296 ; Rise ; div_counter[1] ; ; DATA_CMD[*] ; div_counter[1] ; 2.710 ; 2.710 ; Rise ; div_counter[1] ; ; DATA_CMD[0] ; div_counter[1] ; 2.710 ; 2.710 ; Rise ; div_counter[1] ; ; DATA_CMD[1] ; div_counter[1] ; 0.370 ; 0.370 ; Rise ; div_counter[1] ; ; DATA_CMD[2] ; div_counter[1] ; 1.159 ; 1.159 ; Rise ; div_counter[1] ; ; INDX ; div_counter[1] ; -0.994 ; -0.994 ; Rise ; div_counter[1] ; ; LIM_HI ; div_counter[1] ; 2.050 ; 2.050 ; Rise ; div_counter[1] ; ; LIM_LOW ; div_counter[1] ; 3.296 ; 3.296 ; Rise ; div_counter[1] ; ; READ_WRITE ; div_counter[1] ; 0.360 ; 0.360 ; Rise ; div_counter[1] ; ; CMND_CLOCK ; div_counter[1] ; 4.524 ; 4.524 ; Fall ; div_counter[1] ; ; CMND_DIR ; div_counter[1] ; 0.302 ; 0.302 ; Fall ; div_counter[1] ; ; INDX ; div_counter[1] ; -0.976 ; -0.976 ; Fall ; div_counter[1] ; ; QUAD_A ; div_counter[1] ; -2.304 ; -2.304 ; Fall ; div_counter[1] ; ; QUAD_B ; div_counter[1] ; -2.389 ; -2.389 ; Fall ; div_counter[1] ; ; STROBE ; div_counter[1] ; 4.083 ; 4.083 ; Fall ; div_counter[1] ; +--------------+----------------+--------+--------+------------+-----------------+ +----------------------------------------------------------------------------------+ ; Clock to Output Times ; +----------------+----------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +----------------+----------------+--------+--------+------------+-----------------+ ; CLK_MCU ; div_counter[1] ; 15.980 ; ; Rise ; div_counter[1] ; ; FAULT_OUT ; div_counter[1] ; 24.134 ; 24.134 ; Rise ; div_counter[1] ; ; FAULT_OUT1 ; div_counter[1] ; 23.880 ; 23.880 ; Rise ; div_counter[1] ; ; IOBUS12[*] ; div_counter[1] ; 24.156 ; 24.156 ; Rise ; div_counter[1] ; ; IOBUS12[0] ; div_counter[1] ; 24.156 ; 24.156 ; Rise ; div_counter[1] ; ; IOBUS12[1] ; div_counter[1] ; 22.829 ; 22.829 ; Rise ; div_counter[1] ; ; IOBUS12[2] ; div_counter[1] ; 22.224 ; 22.224 ; Rise ; div_counter[1] ; ; IOBUS12[3] ; div_counter[1] ; 16.694 ; 16.694 ; Rise ; div_counter[1] ; ; IOBUS12[4] ; div_counter[1] ; 21.783 ; 21.783 ; Rise ; div_counter[1] ; ; IOBUS12[5] ; div_counter[1] ; 22.089 ; 22.089 ; Rise ; div_counter[1] ; ; IOBUS12[6] ; div_counter[1] ; 21.881 ; 21.881 ; Rise ; div_counter[1] ; ; IOBUS12[7] ; div_counter[1] ; 20.592 ; 20.592 ; Rise ; div_counter[1] ; ; IOBUS12[8] ; div_counter[1] ; 20.161 ; 20.161 ; Rise ; div_counter[1] ; ; IOBUS12[9] ; div_counter[1] ; 22.009 ; 22.009 ; Rise ; div_counter[1] ; ; IOBUS12[10] ; div_counter[1] ; 22.702 ; 22.702 ; Rise ; div_counter[1] ; ; IOBUS12[11] ; div_counter[1] ; 22.104 ; 22.104 ; Rise ; div_counter[1] ; ; IODEBUG12[*] ; div_counter[1] ; 26.640 ; 26.640 ; Rise ; div_counter[1] ; ; IODEBUG12[0] ; div_counter[1] ; 21.924 ; 21.924 ; Rise ; div_counter[1] ; ; IODEBUG12[1] ; div_counter[1] ; 22.007 ; 22.007 ; Rise ; div_counter[1] ; ; IODEBUG12[2] ; div_counter[1] ; 22.143 ; 22.143 ; Rise ; div_counter[1] ; ; IODEBUG12[3] ; div_counter[1] ; 20.763 ; 20.763 ; Rise ; div_counter[1] ; ; IODEBUG12[4] ; div_counter[1] ; 20.720 ; 20.720 ; Rise ; div_counter[1] ; ; IODEBUG12[5] ; div_counter[1] ; 20.141 ; 20.141 ; Rise ; div_counter[1] ; ; IODEBUG12[6] ; div_counter[1] ; 24.454 ; 24.454 ; Rise ; div_counter[1] ; ; IODEBUG12[7] ; div_counter[1] ; 24.719 ; 24.719 ; Rise ; div_counter[1] ; ; IODEBUG12[8] ; div_counter[1] ; 22.220 ; 22.220 ; Rise ; div_counter[1] ; ; IODEBUG12[9] ; div_counter[1] ; 26.640 ; 26.640 ; Rise ; div_counter[1] ; ; IODEBUG12[10] ; div_counter[1] ; 22.097 ; 22.097 ; Rise ; div_counter[1] ; ; IODEBUG12[11] ; div_counter[1] ; 22.126 ; 22.126 ; Rise ; div_counter[1] ; ; PWM_A_OUT ; div_counter[1] ; 31.566 ; 31.566 ; Rise ; div_counter[1] ; ; PWM_B_OUT ; div_counter[1] ; 30.189 ; 30.189 ; Rise ; div_counter[1] ; ; CLK_MCU ; div_counter[1] ; ; 15.980 ; Fall ; div_counter[1] ; ; PUMP_FREQ ; div_counter[3] ; 23.787 ; 23.787 ; Rise ; div_counter[3] ; +----------------+----------------+--------+--------+------------+-----------------+ +----------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +----------------+----------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +----------------+----------------+--------+--------+------------+-----------------+ ; CLK_MCU ; div_counter[1] ; 15.980 ; ; Rise ; div_counter[1] ; ; FAULT_OUT ; div_counter[1] ; 24.134 ; 24.134 ; Rise ; div_counter[1] ; ; FAULT_OUT1 ; div_counter[1] ; 23.880 ; 23.880 ; Rise ; div_counter[1] ; ; IOBUS12[*] ; div_counter[1] ; 16.694 ; 16.694 ; Rise ; div_counter[1] ; ; IOBUS12[0] ; div_counter[1] ; 24.156 ; 24.156 ; Rise ; div_counter[1] ; ; IOBUS12[1] ; div_counter[1] ; 22.829 ; 22.829 ; Rise ; div_counter[1] ; ; IOBUS12[2] ; div_counter[1] ; 22.224 ; 22.224 ; Rise ; div_counter[1] ; ; IOBUS12[3] ; div_counter[1] ; 16.694 ; 16.694 ; Rise ; div_counter[1] ; ; IOBUS12[4] ; div_counter[1] ; 21.783 ; 21.783 ; Rise ; div_counter[1] ; ; IOBUS12[5] ; div_counter[1] ; 22.089 ; 22.089 ; Rise ; div_counter[1] ; ; IOBUS12[6] ; div_counter[1] ; 21.881 ; 21.881 ; Rise ; div_counter[1] ; ; IOBUS12[7] ; div_counter[1] ; 20.592 ; 20.592 ; Rise ; div_counter[1] ; ; IOBUS12[8] ; div_counter[1] ; 20.161 ; 20.161 ; Rise ; div_counter[1] ; ; IOBUS12[9] ; div_counter[1] ; 22.009 ; 22.009 ; Rise ; div_counter[1] ; ; IOBUS12[10] ; div_counter[1] ; 22.702 ; 22.702 ; Rise ; div_counter[1] ; ; IOBUS12[11] ; div_counter[1] ; 22.104 ; 22.104 ; Rise ; div_counter[1] ; ; IODEBUG12[*] ; div_counter[1] ; 20.141 ; 20.141 ; Rise ; div_counter[1] ; ; IODEBUG12[0] ; div_counter[1] ; 21.924 ; 21.924 ; Rise ; div_counter[1] ; ; IODEBUG12[1] ; div_counter[1] ; 22.007 ; 22.007 ; Rise ; div_counter[1] ; ; IODEBUG12[2] ; div_counter[1] ; 22.143 ; 22.143 ; Rise ; div_counter[1] ; ; IODEBUG12[3] ; div_counter[1] ; 20.763 ; 20.763 ; Rise ; div_counter[1] ; ; IODEBUG12[4] ; div_counter[1] ; 20.720 ; 20.720 ; Rise ; div_counter[1] ; ; IODEBUG12[5] ; div_counter[1] ; 20.141 ; 20.141 ; Rise ; div_counter[1] ; ; IODEBUG12[6] ; div_counter[1] ; 24.454 ; 24.454 ; Rise ; div_counter[1] ; ; IODEBUG12[7] ; div_counter[1] ; 24.719 ; 24.719 ; Rise ; div_counter[1] ; ; IODEBUG12[8] ; div_counter[1] ; 22.220 ; 22.220 ; Rise ; div_counter[1] ; ; IODEBUG12[9] ; div_counter[1] ; 26.640 ; 26.640 ; Rise ; div_counter[1] ; ; IODEBUG12[10] ; div_counter[1] ; 22.097 ; 22.097 ; Rise ; div_counter[1] ; ; IODEBUG12[11] ; div_counter[1] ; 22.126 ; 22.126 ; Rise ; div_counter[1] ; ; PWM_A_OUT ; div_counter[1] ; 31.566 ; 31.566 ; Rise ; div_counter[1] ; ; PWM_B_OUT ; div_counter[1] ; 30.189 ; 30.189 ; Rise ; div_counter[1] ; ; CLK_MCU ; div_counter[1] ; ; 15.980 ; Fall ; div_counter[1] ; ; PUMP_FREQ ; div_counter[3] ; 23.787 ; 23.787 ; Rise ; div_counter[3] ; +----------------+----------------+--------+--------+------------+-----------------+ +------------------------------------------------------+ ; Propagation Delay ; +------------+-------------+--------+----+----+--------+ ; Input Port ; Output Port ; RR ; RF ; FR ; FF ; +------------+-------------+--------+----+----+--------+ ; PWM_A_IN ; PWM_A_OUT ; 20.704 ; ; ; 20.704 ; ; PWM_B_IN ; PWM_B_OUT ; 21.292 ; ; ; 21.292 ; +------------+-------------+--------+----+----+--------+ +------------------------------------------------------+ ; Minimum Propagation Delay ; +------------+-------------+--------+----+----+--------+ ; Input Port ; Output Port ; RR ; RF ; FR ; FF ; +------------+-------------+--------+----+----+--------+ ; PWM_A_IN ; PWM_A_OUT ; 20.704 ; ; ; 20.704 ; ; PWM_B_IN ; PWM_B_OUT ; 21.292 ; ; ; 21.292 ; +------------+-------------+--------+----+----+--------+ +------------------------------------------------------------------------------+ ; Output Enable Times ; +--------------+----------------+--------+------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +--------------+----------------+--------+------+------------+-----------------+ ; IOBUS12[*] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[0] ; div_counter[1] ; 22.405 ; ; Rise ; div_counter[1] ; ; IOBUS12[1] ; div_counter[1] ; 22.479 ; ; Rise ; div_counter[1] ; ; IOBUS12[2] ; div_counter[1] ; 22.329 ; ; Rise ; div_counter[1] ; ; IOBUS12[3] ; div_counter[1] ; 19.827 ; ; Rise ; div_counter[1] ; ; IOBUS12[4] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[5] ; div_counter[1] ; 21.597 ; ; Rise ; div_counter[1] ; ; IOBUS12[6] ; div_counter[1] ; 21.556 ; ; Rise ; div_counter[1] ; ; IOBUS12[7] ; div_counter[1] ; 22.219 ; ; Rise ; div_counter[1] ; ; IOBUS12[8] ; div_counter[1] ; 21.668 ; ; Rise ; div_counter[1] ; ; IOBUS12[9] ; div_counter[1] ; 22.165 ; ; Rise ; div_counter[1] ; ; IOBUS12[10] ; div_counter[1] ; 22.241 ; ; Rise ; div_counter[1] ; ; IOBUS12[11] ; div_counter[1] ; 21.632 ; ; Rise ; div_counter[1] ; +--------------+----------------+--------+------+------------+-----------------+ +------------------------------------------------------------------------------+ ; Minimum Output Enable Times ; +--------------+----------------+--------+------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +--------------+----------------+--------+------+------------+-----------------+ ; IOBUS12[*] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[0] ; div_counter[1] ; 22.405 ; ; Rise ; div_counter[1] ; ; IOBUS12[1] ; div_counter[1] ; 22.479 ; ; Rise ; div_counter[1] ; ; IOBUS12[2] ; div_counter[1] ; 22.329 ; ; Rise ; div_counter[1] ; ; IOBUS12[3] ; div_counter[1] ; 19.827 ; ; Rise ; div_counter[1] ; ; IOBUS12[4] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[5] ; div_counter[1] ; 21.597 ; ; Rise ; div_counter[1] ; ; IOBUS12[6] ; div_counter[1] ; 21.556 ; ; Rise ; div_counter[1] ; ; IOBUS12[7] ; div_counter[1] ; 22.219 ; ; Rise ; div_counter[1] ; ; IOBUS12[8] ; div_counter[1] ; 21.668 ; ; Rise ; div_counter[1] ; ; IOBUS12[9] ; div_counter[1] ; 22.165 ; ; Rise ; div_counter[1] ; ; IOBUS12[10] ; div_counter[1] ; 22.241 ; ; Rise ; div_counter[1] ; ; IOBUS12[11] ; div_counter[1] ; 21.632 ; ; Rise ; div_counter[1] ; +--------------+----------------+--------+------+------------+-----------------+ +--------------------------------------------------------------------------------------+ ; Output Disable Times ; +--------------+----------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +--------------+----------------+-----------+-----------+------------+-----------------+ ; IOBUS12[*] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[0] ; div_counter[1] ; 22.405 ; ; Rise ; div_counter[1] ; ; IOBUS12[1] ; div_counter[1] ; 22.479 ; ; Rise ; div_counter[1] ; ; IOBUS12[2] ; div_counter[1] ; 22.329 ; ; Rise ; div_counter[1] ; ; IOBUS12[3] ; div_counter[1] ; 19.827 ; ; Rise ; div_counter[1] ; ; IOBUS12[4] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[5] ; div_counter[1] ; 21.597 ; ; Rise ; div_counter[1] ; ; IOBUS12[6] ; div_counter[1] ; 21.556 ; ; Rise ; div_counter[1] ; ; IOBUS12[7] ; div_counter[1] ; 22.219 ; ; Rise ; div_counter[1] ; ; IOBUS12[8] ; div_counter[1] ; 21.668 ; ; Rise ; div_counter[1] ; ; IOBUS12[9] ; div_counter[1] ; 22.165 ; ; Rise ; div_counter[1] ; ; IOBUS12[10] ; div_counter[1] ; 22.241 ; ; Rise ; div_counter[1] ; ; IOBUS12[11] ; div_counter[1] ; 21.632 ; ; Rise ; div_counter[1] ; +--------------+----------------+-----------+-----------+------------+-----------------+ +--------------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +--------------+----------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +--------------+----------------+-----------+-----------+------------+-----------------+ ; IOBUS12[*] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[0] ; div_counter[1] ; 22.405 ; ; Rise ; div_counter[1] ; ; IOBUS12[1] ; div_counter[1] ; 22.479 ; ; Rise ; div_counter[1] ; ; IOBUS12[2] ; div_counter[1] ; 22.329 ; ; Rise ; div_counter[1] ; ; IOBUS12[3] ; div_counter[1] ; 19.827 ; ; Rise ; div_counter[1] ; ; IOBUS12[4] ; div_counter[1] ; 19.808 ; ; Rise ; div_counter[1] ; ; IOBUS12[5] ; div_counter[1] ; 21.597 ; ; Rise ; div_counter[1] ; ; IOBUS12[6] ; div_counter[1] ; 21.556 ; ; Rise ; div_counter[1] ; ; IOBUS12[7] ; div_counter[1] ; 22.219 ; ; Rise ; div_counter[1] ; ; IOBUS12[8] ; div_counter[1] ; 21.668 ; ; Rise ; div_counter[1] ; ; IOBUS12[9] ; div_counter[1] ; 22.165 ; ; Rise ; div_counter[1] ; ; IOBUS12[10] ; div_counter[1] ; 22.241 ; ; Rise ; div_counter[1] ; ; IOBUS12[11] ; div_counter[1] ; 21.632 ; ; Rise ; div_counter[1] ; +--------------+----------------+-----------+-----------+------------+-----------------+ +-----------------------------------------------------------------------------+ ; Setup Transfers ; +----------------+----------------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +----------------+----------------+----------+----------+----------+----------+ ; CLK_IN ; CLK_IN ; 6 ; 0 ; 0 ; 0 ; ; div_counter[1] ; CLK_IN ; 3 ; 3 ; 0 ; 0 ; ; div_counter[3] ; CLK_IN ; 1 ; 1 ; 0 ; 0 ; ; div_counter[1] ; div_counter[1] ; 4222 ; 306 ; 276 ; 89 ; ; INDX ; div_counter[1] ; 1 ; 1 ; 1 ; 1 ; ; QUAD_A ; div_counter[1] ; 0 ; 0 ; 1 ; 1 ; ; QUAD_B ; div_counter[1] ; 0 ; 0 ; 1 ; 1 ; ; div_counter[3] ; div_counter[3] ; 24 ; 0 ; 0 ; 0 ; +----------------+----------------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-----------------------------------------------------------------------------+ ; Hold Transfers ; +----------------+----------------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +----------------+----------------+----------+----------+----------+----------+ ; CLK_IN ; CLK_IN ; 6 ; 0 ; 0 ; 0 ; ; div_counter[1] ; CLK_IN ; 3 ; 3 ; 0 ; 0 ; ; div_counter[3] ; CLK_IN ; 1 ; 1 ; 0 ; 0 ; ; div_counter[1] ; div_counter[1] ; 4222 ; 306 ; 276 ; 89 ; ; INDX ; div_counter[1] ; 1 ; 1 ; 1 ; 1 ; ; QUAD_A ; div_counter[1] ; 0 ; 0 ; 1 ; 1 ; ; QUAD_B ; div_counter[1] ; 0 ; 0 ; 1 ; 1 ; ; div_counter[3] ; div_counter[3] ; 24 ; 0 ; 0 ; 0 ; +----------------+----------------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-----------------------------------------------------------------------------+ ; Recovery Transfers ; +----------------+----------------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +----------------+----------------+----------+----------+----------+----------+ ; div_counter[1] ; div_counter[1] ; 30 ; 50 ; 0 ; 0 ; +----------------+----------------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-----------------------------------------------------------------------------+ ; Removal Transfers ; +----------------+----------------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +----------------+----------------+----------+----------+----------+----------+ ; div_counter[1] ; div_counter[1] ; 30 ; 50 ; 0 ; 0 ; +----------------+----------------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No non-DPA dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 12 ; 12 ; ; Unconstrained Input Port Paths ; 230 ; 230 ; ; Unconstrained Output Ports ; 30 ; 30 ; ; Unconstrained Output Port Paths ; 44 ; 44 ; +---------------------------------+-------+------+ +------------------------------------+ ; TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer Info: Version 15.0.2 Build 153 07/15/2015 SJ Web Edition Info: Processing started: Mon Feb 10 20:40:07 2020 Info: Command: quartus_sta CNC4 -c CNC4 Info: qsta_default_script.tcl version: #11 Warning (20028): Parallel compilation is not licensed and has been disabled Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (306004): Started post-fitting delay annotation Info (306005): Delay annotation completed successfully Info (332104): Reading SDC File: 'CNC4.sdc' Warning (332174): Ignored filter at CNC4.sdc(7): MASTER_CLK could not be matched with a net Warning (332049): Ignored create_clock at CNC4.sdc(7): Argument is an empty collection Info (332050): create_clock -period 80 [get_nets MASTER_CLK] Warning (332174): Ignored filter at CNC4.sdc(8): MASTER_CLK1 could not be matched with a net Warning (332049): Ignored create_clock at CNC4.sdc(8): Argument is an empty collection Info (332050): create_clock -period 80 [get_nets MASTER_CLK1] Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Can't run Report Timing Closure Recommendations. The current device family is not supported. Info (332146): Worst-case setup slack is 7.440 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 7.440 0.000 CLK_IN Info (332119): 11.838 0.000 div_counter[1] Info (332119): 70.503 0.000 div_counter[3] Info (332146): Worst-case hold slack is 0.105 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.105 0.000 CLK_IN Info (332119): 0.976 0.000 div_counter[1] Info (332119): 3.362 0.000 div_counter[3] Info (332146): Worst-case recovery slack is 18.863 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 18.863 0.000 div_counter[1] Info (332146): Worst-case removal slack is 9.975 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 9.975 0.000 div_counter[1] Info (332146): Worst-case minimum pulse width slack is 9.661 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 9.661 0.000 CLK_IN Info (332119): 39.661 0.000 div_counter[1] Info (332119): 39.661 0.000 div_counter[3] Info (332119): 196.711 0.000 INDX Info (332119): 196.711 0.000 QUAD_A Info (332119): 196.711 0.000 QUAD_B Info (332001): The selected device family is not supported by the report_metastability command. Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 5 warnings Info: Peak virtual memory: 598 megabytes Info: Processing ended: Mon Feb 10 20:40:08 2020 Info: Elapsed time: 00:00:01 Info: Total CPU time (on all processors): 00:00:01