---------------- ; Command Info ; ---------------- Report Timing: Found 128 setup paths (128 violated). Worst case slack is -0.536 Tcl Command: report_timing -setup -multi_corner -file C:/Downloads/fromDesktop/RxBoard_DDR_v17acaClosedLoopNOlogicLock_timingCyclon10/timing_report -panel_name {Setup: i_adc|i_adc_pll_c10|iopll_0|outclk338} -to_clock [get_clocks { i_adc|i_adc_pll_c10|iopll_0|outclk338 }] -npaths 1000 -detail full_path Options: -to_clock [get_clocks { i_adc|i_adc_pll_c10|iopll_0|outclk338 }] -setup -npaths 1000 -detail full_path -panel_name {Setup: i_adc|i_adc_pll_c10|iopll_0|outclk338} -file {C:/Downloads/fromDesktop/RxBoard_DDR_v17acaClosedLoopNOlogicLock_timingCyclon10/timing_report} -multi_corner Snapshot: final Delay Model: Slow 900mV 100C Model +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Summary of Paths ; +--------+---------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+--------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+---------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+--------------------------------------------------+--------------+------------+------------+ ; -0.536 ; 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dclk_ext_virt ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 0.000 ; 2.585 ; 2.225 ; ; -0.399 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.246 ; 2.048 ; ; -0.398 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.242 ; 1.968 ; ; -0.397 ; DQD[0] ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; dclk_ext_virt ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 0.000 ; 2.578 ; 2.218 ; ; -0.393 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; 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i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.977 ; ; -0.390 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.249 ; 1.956 ; ; -0.388 ; DQ[2] ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; dclk_ext_virt ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 0.000 ; 2.571 ; 2.199 ; ; -0.388 ; DID[6] ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; dclk_ext_virt ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 0.000 ; 2.581 ; 2.213 ; ; -0.387 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[1] ; 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; -0.348 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.245 ; 2.000 ; ; -0.344 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.234 ; 2.005 ; ; -0.341 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.242 ; 1.993 ; ; -0.341 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.233 ; 2.004 ; ; -0.337 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.243 ; 1.990 ; ; -0.335 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.243 ; 1.905 ; ; -0.333 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.242 ; 1.905 ; ; -0.327 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.248 ; 1.892 ; ; -0.327 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.237 ; 1.901 ; ; -0.322 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.237 ; 1.982 ; ; -0.320 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.232 ; 1.985 ; ; -0.316 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.985 ; ; -0.310 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.252 ; 1.954 ; ; -0.308 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.245 ; 1.959 ; ; -0.303 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.973 ; ; -0.302 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.245 ; 1.953 ; ; -0.288 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.232 ; 1.954 ; ; -0.287 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.957 ; ; -0.286 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.233 ; 1.950 ; ; -0.282 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.253 ; 1.925 ; ; -0.282 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.259 ; 1.920 ; ; -0.266 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.259 ; 1.903 ; ; -0.265 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.236 ; 1.925 ; ; -0.261 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.249 ; 1.909 ; ; -0.260 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.249 ; 1.907 ; ; -0.259 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.924 ; ; -0.258 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.236 ; 1.918 ; ; -0.256 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.249 ; 1.902 ; ; -0.255 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.253 ; 1.897 ; ; -0.252 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.916 ; ; -0.250 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_l_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.249 ; 1.898 ; ; -0.246 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.233 ; 1.908 ; ; -0.244 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.236 ; 1.904 ; ; -0.242 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.226 ; 1.912 ; ; -0.237 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.226 ; 1.907 ; ; -0.236 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.225 ; 1.907 ; ; -0.233 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_l_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.899 ; ; -0.233 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.899 ; ; -0.226 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.236 ; 1.887 ; ; -0.220 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.233 ; 1.884 ; ; -0.034 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.246 ; 1.925 ; ; -0.006 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.246 ; 1.896 ; +--------+---------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+--------------------------------------------------+--------------+------------+------------+ Path #1: Setup slack is -0.536 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.283 ; ; Data Required Time ; 3.747 ; ; Slack ; -0.536 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.520 ; ; ; ; ; ; ; Data Delay ; 2.304 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.304 ; 100 ; 0.000 ; 1.743 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.089 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 4.283 ; 2.304 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.283 ; 1.743 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.283 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.999 ; 2.520 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.999 ; 2.089 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.999 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.809 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.747 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #2: Setup slack is -0.534 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.266 ; ; Data Required Time ; 3.732 ; ; Slack ; -0.534 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.503 ; ; ; ; ; ; ; Data Delay ; 2.287 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.287 ; 100 ; 0.000 ; 1.736 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.180 ; 46 ; 0.000 ; 2.072 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB8 ; ; DID[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB8 ; ; DID[7] ; ; 4.266 ; 2.287 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.266 ; 1.736 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.266 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.982 ; 2.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.982 ; 2.072 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.792 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.732 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #3: Setup slack is -0.529 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.271 ; ; Data Required Time ; 3.742 ; ; Slack ; -0.529 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.513 ; ; ; ; ; ; ; Data Delay ; 2.292 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.292 ; 100 ; 0.000 ; 1.741 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U16 ; ; DID[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U16 ; ; DID[2] ; ; 4.271 ; 2.292 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.271 ; 1.741 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.271 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.992 ; 2.513 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.992 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.992 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.802 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.742 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #4: Setup slack is -0.527 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.275 ; ; Data Required Time ; 3.748 ; ; Slack ; -0.527 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.519 ; ; ; ; ; ; ; Data Delay ; 2.296 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.296 ; 100 ; 0.000 ; 1.715 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.196 ; 46 ; 0.000 ; 2.088 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 4.275 ; 2.296 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.560 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.275 ; 1.715 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.275 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.998 ; 2.519 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.998 ; 2.088 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.998 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.808 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.748 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #5: Setup slack is -0.522 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.267 ; ; Data Required Time ; 3.745 ; ; Slack ; -0.522 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.514 ; ; ; ; ; ; ; Data Delay ; 2.288 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.288 ; 100 ; 0.000 ; 1.727 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.191 ; 46 ; 0.000 ; 2.083 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 4.267 ; 2.288 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.267 ; 1.727 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.267 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.993 ; 2.514 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.993 ; 2.083 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.993 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.803 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.745 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #6: Setup slack is -0.517 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.267 ; ; Data Required Time ; 3.750 ; ; Slack ; -0.517 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.519 ; ; ; ; ; ; ; Data Delay ; 2.288 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.288 ; 100 ; 0.000 ; 1.737 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.196 ; 46 ; 0.000 ; 2.088 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 4.267 ; 2.288 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.267 ; 1.737 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.267 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.998 ; 2.519 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.998 ; 2.088 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.998 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.808 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.750 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #7: Setup slack is -0.513 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.258 ; ; Data Required Time ; 3.745 ; ; Slack ; -0.513 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.516 ; ; ; ; ; ; ; Data Delay ; 2.279 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.279 ; 100 ; 0.000 ; 1.728 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.193 ; 46 ; 0.000 ; 2.085 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W9 ; ; DQ[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W9 ; ; DQ[1] ; ; 4.258 ; 2.279 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.258 ; 1.728 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.258 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.995 ; 2.516 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.995 ; 2.085 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.995 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.805 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.745 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #8: Setup slack is -0.498 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.253 ; ; Data Required Time ; 3.755 ; ; Slack ; -0.498 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.524 ; ; ; ; ; ; ; Data Delay ; 2.274 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.274 ; 100 ; 0.000 ; 1.713 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.201 ; 46 ; 0.000 ; 2.093 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 4.253 ; 2.274 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.253 ; 1.713 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.253 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 4.003 ; 2.524 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.003 ; 2.093 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.003 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.813 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.755 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #9: Setup slack is -0.493 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.223 ; ; Data Required Time ; 3.730 ; ; Slack ; -0.493 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.502 ; ; ; ; ; ; ; Data Delay ; 2.244 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.244 ; 100 ; 0.000 ; 1.633 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.179 ; 46 ; 0.000 ; 2.071 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA1 ; ; DI[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA1 ; ; DI[3] ; ; 4.223 ; 2.244 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.223 ; 1.633 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.223 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.981 ; 2.502 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.981 ; 2.071 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.981 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.791 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.730 ; -0.061 ; ; uTsu ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #10: Setup slack is -0.493 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.216 ; ; Data Required Time ; 3.723 ; ; Slack ; -0.493 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.494 ; ; ; ; ; ; ; Data Delay ; 2.237 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.237 ; 100 ; 0.000 ; 1.636 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.171 ; 46 ; 0.000 ; 2.063 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y7 ; ; DID[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y7 ; ; DID[4] ; ; 4.216 ; 2.237 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.216 ; 1.636 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.216 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.973 ; 2.494 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.973 ; 2.063 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.973 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.783 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.723 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #11: Setup slack is -0.493 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.804 ; ; Data Required Time ; 2.311 ; ; Slack ; -0.493 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.571 ; ; ; ; ; ; ; Data Delay ; 2.304 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.304 ; 100 ; 0.000 ; 1.743 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.215 ; 46 ; 0.000 ; 2.113 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 2.804 ; 2.304 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.804 ; 1.743 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.804 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.571 ; 2.571 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.571 ; 2.113 ; RR ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.571 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.381 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.311 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #12: Setup slack is -0.492 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.223 ; ; Data Required Time ; 3.731 ; ; Slack ; -0.492 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.500 ; ; ; ; ; ; ; Data Delay ; 2.244 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.244 ; 100 ; 0.000 ; 1.633 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.177 ; 46 ; 0.000 ; 2.069 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W4 ; ; DI[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W4 ; ; DI[5] ; ; 4.223 ; 2.244 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.223 ; 1.633 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.223 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.979 ; 2.500 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.979 ; 2.069 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.979 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.789 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.731 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #13: Setup slack is -0.489 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.241 ; ; Data Required Time ; 3.752 ; ; Slack ; -0.489 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.520 ; ; ; ; ; ; ; Data Delay ; 2.262 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.262 ; 100 ; 0.000 ; 1.631 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.089 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_V15 ; ; DQD[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_V15 ; ; DQD[7] ; ; 4.241 ; 2.262 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.610 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.241 ; 1.631 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.241 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.999 ; 2.520 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.999 ; 2.089 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.999 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.809 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.752 ; -0.057 ; ; uTsu ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #14: Setup slack is -0.489 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.217 ; ; Data Required Time ; 3.728 ; ; Slack ; -0.489 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.501 ; ; ; ; ; ; ; Data Delay ; 2.238 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.238 ; 100 ; 0.000 ; 1.637 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.178 ; 46 ; 0.000 ; 2.070 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U8 ; ; DQ[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U8 ; ; DQ[0] ; ; 4.217 ; 2.238 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.217 ; 1.637 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.217 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.980 ; 2.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.980 ; 2.070 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.790 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.728 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #15: Setup slack is -0.482 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.224 ; ; Data Required Time ; 3.742 ; ; Slack ; -0.482 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.513 ; ; ; ; ; ; ; Data Delay ; 2.245 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.245 ; 100 ; 0.000 ; 1.624 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_R17 ; ; DID[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_R17 ; ; DID[5] ; ; 4.224 ; 2.245 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.224 ; 1.624 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.224 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.992 ; 2.513 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.992 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.992 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.802 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.742 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #16: Setup slack is -0.482 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.796 ; ; Data Required Time ; 2.314 ; ; Slack ; -0.482 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.572 ; ; ; ; ; ; ; Data Delay ; 2.296 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.296 ; 100 ; 0.000 ; 1.715 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.216 ; 46 ; 0.000 ; 2.114 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 2.796 ; 2.296 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.081 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.796 ; 1.715 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.796 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.572 ; 2.572 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.572 ; 2.114 ; RR ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.572 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.382 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.314 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #17: Setup slack is -0.478 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.222 ; ; Data Required Time ; 3.744 ; ; Slack ; -0.478 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.513 ; ; ; ; ; ; ; Data Delay ; 2.243 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.243 ; 100 ; 0.000 ; 1.632 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W13 ; ; DQD[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W13 ; ; DQD[1] ; ; 4.222 ; 2.243 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.222 ; 1.632 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.222 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.992 ; 2.513 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.992 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.992 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.802 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.744 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #18: Setup slack is -0.477 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.236 ; ; Data Required Time ; 3.759 ; ; Slack ; -0.477 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.530 ; ; ; ; ; ; ; Data Delay ; 2.257 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.257 ; 100 ; 0.000 ; 1.636 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.207 ; 47 ; 0.000 ; 2.099 ; ; Cell ; ; 8 ; 2.534 ; 53 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 4.236 ; 2.257 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.236 ; 1.636 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.236 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 4.009 ; 2.530 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.009 ; 2.099 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.009 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.819 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.759 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #19: Setup slack is -0.477 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.209 ; ; Data Required Time ; 3.732 ; ; Slack ; -0.477 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.501 ; ; ; ; ; ; ; Data Delay ; 2.230 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.230 ; 100 ; 0.000 ; 1.609 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.178 ; 46 ; 0.000 ; 2.070 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y4 ; ; DI[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y4 ; ; DI[6] ; ; 4.209 ; 2.230 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.209 ; 1.609 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.209 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.980 ; 2.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.980 ; 2.070 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.790 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.732 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #20: Setup slack is -0.476 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.207 ; ; Data Required Time ; 3.731 ; ; Slack ; -0.476 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.501 ; ; ; ; ; ; ; Data Delay ; 2.228 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.228 ; 100 ; 0.000 ; 1.627 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.178 ; 46 ; 0.000 ; 2.070 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U6 ; ; DID[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U6 ; ; DID[0] ; ; 4.207 ; 2.228 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.207 ; 1.627 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.207 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.980 ; 2.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.980 ; 2.070 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.790 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.731 ; -0.059 ; ; uTsu ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #21: Setup slack is -0.476 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.211 ; ; Data Required Time ; 3.735 ; ; Slack ; -0.476 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.503 ; ; ; ; ; ; ; Data Delay ; 2.232 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.232 ; 100 ; 0.000 ; 1.631 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.180 ; 46 ; 0.000 ; 2.072 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_R1 ; ; DI[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_R1 ; ; DI[0] ; ; 4.211 ; 2.232 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.211 ; 1.631 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.211 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.982 ; 2.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.982 ; 2.072 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.792 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.735 ; -0.057 ; ; uTsu ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #22: Setup slack is -0.475 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.205 ; ; Data Required Time ; 3.730 ; ; Slack ; -0.475 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.501 ; ; ; ; ; ; ; Data Delay ; 2.226 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.226 ; 100 ; 0.000 ; 1.635 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.178 ; 46 ; 0.000 ; 2.070 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB5 ; ; DI[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB5 ; ; DI[7] ; ; 4.205 ; 2.226 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.205 ; 1.635 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.205 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.980 ; 2.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.980 ; 2.070 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.790 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.730 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #23: Setup slack is -0.472 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.215 ; ; Data Required Time ; 3.743 ; ; Slack ; -0.472 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.514 ; ; ; ; ; ; ; Data Delay ; 2.236 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.236 ; 100 ; 0.000 ; 1.635 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.191 ; 46 ; 0.000 ; 2.083 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 4.215 ; 2.236 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.215 ; 1.635 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.215 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.993 ; 2.514 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.993 ; 2.083 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.993 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.803 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.743 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #24: Setup slack is -0.471 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.788 ; ; Data Required Time ; 2.317 ; ; Slack ; -0.471 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.573 ; ; ; ; ; ; ; Data Delay ; 2.288 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.288 ; 100 ; 0.000 ; 1.737 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.217 ; 46 ; 0.000 ; 2.115 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 2.788 ; 2.288 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.788 ; 1.737 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.788 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.573 ; 2.573 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.573 ; 2.115 ; RR ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.573 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.383 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.317 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #25: Setup slack is -0.470 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.201 ; ; Data Required Time ; 3.731 ; ; Slack ; -0.470 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.502 ; ; ; ; ; ; ; Data Delay ; 2.222 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.222 ; 100 ; 0.000 ; 1.611 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.179 ; 46 ; 0.000 ; 2.071 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y2 ; ; DI[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y2 ; ; DI[2] ; ; 4.201 ; 2.222 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.201 ; 1.611 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.201 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.981 ; 2.502 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.981 ; 2.071 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.981 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.791 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.731 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #26: Setup slack is -0.469 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.788 ; ; Data Required Time ; 2.319 ; ; Slack ; -0.469 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.576 ; ; ; ; ; ; ; Data Delay ; 2.288 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.288 ; 100 ; 0.000 ; 1.727 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.220 ; 46 ; 0.000 ; 2.118 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 2.788 ; 2.288 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.788 ; 1.727 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.788 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.576 ; 2.576 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.576 ; 2.118 ; RR ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.576 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.386 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.319 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #27: Setup slack is -0.466 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.192 ; ; Data Required Time ; 3.726 ; ; Slack ; -0.466 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.495 ; ; ; ; ; ; ; Data Delay ; 2.213 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.213 ; 100 ; 0.000 ; 1.632 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.172 ; 46 ; 0.000 ; 2.064 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA8 ; ; DID[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA8 ; ; DID[6] ; ; 4.192 ; 2.213 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.560 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.192 ; 1.632 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.192 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.974 ; 2.495 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.974 ; 2.064 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.974 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.784 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.726 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #28: Setup slack is -0.466 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.792 ; ; Data Required Time ; 2.326 ; ; Slack ; -0.466 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.585 ; ; ; ; ; ; ; Data Delay ; 2.292 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.292 ; 100 ; 0.000 ; 1.741 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.229 ; 46 ; 0.000 ; 2.127 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U16 ; ; DID[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U16 ; ; DID[2] ; ; 2.792 ; 2.292 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.792 ; 1.741 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.792 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.585 ; 2.585 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.585 ; 2.127 ; RR ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.585 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.395 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.326 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #29: Setup slack is -0.465 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.779 ; ; Data Required Time ; 2.314 ; ; Slack ; -0.465 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.572 ; ; ; ; ; ; ; Data Delay ; 2.279 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.279 ; 100 ; 0.000 ; 1.728 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.216 ; 46 ; 0.000 ; 2.114 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W9 ; ; DQ[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W9 ; ; DQ[1] ; ; 2.779 ; 2.279 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.779 ; 1.728 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.779 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.572 ; 2.572 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.572 ; 2.114 ; RR ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.572 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.382 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.314 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #30: Setup slack is -0.464 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.204 ; ; Data Required Time ; 3.740 ; ; Slack ; -0.464 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.513 ; ; ; ; ; ; ; Data Delay ; 2.225 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.225 ; 100 ; 0.000 ; 1.634 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 4.204 ; 2.225 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.204 ; 1.634 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.204 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.992 ; 2.513 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.992 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.992 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.802 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.740 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #31: Setup slack is -0.459 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.186 ; ; Data Required Time ; 3.727 ; ; Slack ; -0.459 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.498 ; ; ; ; ; ; ; Data Delay ; 2.207 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.207 ; 100 ; 0.000 ; 1.636 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.175 ; 46 ; 0.000 ; 2.067 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB3 ; ; DI[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB3 ; ; DI[4] ; ; 4.186 ; 2.207 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.550 ; 0.571 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.186 ; 1.636 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.186 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.977 ; 2.498 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.977 ; 2.067 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.977 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.787 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.727 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #32: Setup slack is -0.458 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.181 ; ; Data Required Time ; 3.723 ; ; Slack ; -0.458 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.494 ; ; ; ; ; ; ; Data Delay ; 2.202 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.202 ; 100 ; 0.000 ; 1.611 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.171 ; 46 ; 0.000 ; 2.063 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W7 ; ; DID[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W7 ; ; DID[3] ; ; 4.181 ; 2.202 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.181 ; 1.611 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.181 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.973 ; 2.494 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.973 ; 2.063 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.973 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.783 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.723 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #33: Setup slack is -0.455 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.774 ; ; Data Required Time ; 2.319 ; ; Slack ; -0.455 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.576 ; ; ; ; ; ; ; Data Delay ; 2.274 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.274 ; 100 ; 0.000 ; 1.713 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.220 ; 46 ; 0.000 ; 2.118 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 2.774 ; 2.274 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.774 ; 1.713 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.774 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.576 ; 2.576 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.576 ; 2.118 ; RR ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.576 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.386 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.319 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #34: Setup slack is -0.453 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.197 ; ; Data Required Time ; 3.744 ; ; Slack ; -0.453 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.514 ; ; ; ; ; ; ; Data Delay ; 2.218 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.218 ; 100 ; 0.000 ; 1.627 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.191 ; 46 ; 0.000 ; 2.083 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U14 ; ; DQD[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U14 ; ; DQD[0] ; ; 4.197 ; 2.218 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.197 ; 1.627 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.197 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.993 ; 2.514 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.993 ; 2.083 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.993 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.803 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.744 ; -0.059 ; ; uTsu ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #35: Setup slack is -0.448 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.787 ; ; Data Required Time ; 2.339 ; ; Slack ; -0.448 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.598 ; ; ; ; ; ; ; Data Delay ; 2.287 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.287 ; 100 ; 0.000 ; 1.736 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.242 ; 47 ; 0.000 ; 2.140 ; ; Cell ; ; 8 ; 2.567 ; 53 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB8 ; ; DID[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB8 ; ; DID[7] ; ; 2.787 ; 2.287 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.787 ; 1.736 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.787 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.598 ; 2.598 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.598 ; 2.140 ; RR ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.598 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.408 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.339 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #36: Setup slack is -0.447 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.744 ; ; Data Required Time ; 2.297 ; ; Slack ; -0.447 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.556 ; ; ; ; ; ; ; Data Delay ; 2.244 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.244 ; 100 ; 0.000 ; 1.633 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.200 ; 46 ; 0.000 ; 2.098 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA1 ; ; DI[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA1 ; ; DI[3] ; ; 2.744 ; 2.244 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.744 ; 1.633 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.744 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.556 ; 2.556 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.556 ; 2.098 ; RR ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.556 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.366 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.297 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #37: Setup slack is -0.446 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.193 ; ; Data Required Time ; 3.747 ; ; Slack ; -0.446 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.520 ; ; ; ; ; ; ; Data Delay ; 2.214 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.214 ; 100 ; 0.000 ; 1.633 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.089 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 4.193 ; 2.214 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.560 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.193 ; 1.633 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.193 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.999 ; 2.520 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.999 ; 2.089 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.999 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.809 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.747 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #38: Setup slack is -0.443 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.762 ; ; Data Required Time ; 2.319 ; ; Slack ; -0.443 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.574 ; ; ; ; ; ; ; Data Delay ; 2.262 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.262 ; 100 ; 0.000 ; 1.631 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.218 ; 46 ; 0.000 ; 2.116 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_V15 ; ; DQD[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_V15 ; ; DQD[7] ; ; 2.762 ; 2.262 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.131 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.762 ; 1.631 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.762 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.574 ; 2.574 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.574 ; 2.116 ; RR ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.574 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.384 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.319 ; -0.065 ; ; uTsu ; 0 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #39: Setup slack is -0.443 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.757 ; ; Data Required Time ; 2.314 ; ; Slack ; -0.443 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.572 ; ; ; ; ; ; ; Data Delay ; 2.257 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.257 ; 100 ; 0.000 ; 1.636 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.216 ; 46 ; 0.000 ; 2.114 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 2.757 ; 2.257 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.757 ; 1.636 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.757 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.572 ; 2.572 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.572 ; 2.114 ; RR ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.572 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.382 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.314 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #40: Setup slack is -0.441 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.738 ; ; Data Required Time ; 2.297 ; ; Slack ; -0.441 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.557 ; ; ; ; ; ; ; Data Delay ; 2.238 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.238 ; 100 ; 0.000 ; 1.637 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.201 ; 46 ; 0.000 ; 2.099 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U8 ; ; DQ[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U8 ; ; DQ[0] ; ; 2.738 ; 2.238 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.738 ; 1.637 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.738 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.557 ; 2.557 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.557 ; 2.099 ; RR ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.557 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.367 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.297 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #41: Setup slack is -0.439 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.181 ; ; Data Required Time ; 3.742 ; ; Slack ; -0.439 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.513 ; ; ; ; ; ; ; Data Delay ; 2.202 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.202 ; 100 ; 0.000 ; 1.611 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_V13 ; ; DQ[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_V13 ; ; DQ[7] ; ; 4.181 ; 2.202 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.181 ; 1.611 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.181 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.992 ; 2.513 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.992 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.992 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.802 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.742 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #42: Setup slack is -0.436 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.178 ; ; Data Required Time ; 3.742 ; ; Slack ; -0.436 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.515 ; ; ; ; ; ; ; Data Delay ; 2.199 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.199 ; 100 ; 0.000 ; 1.638 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.192 ; 46 ; 0.000 ; 2.084 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_T11 ; ; DQ[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_T11 ; ; DQ[2] ; ; 4.178 ; 2.199 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.178 ; 1.638 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.178 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.994 ; 2.515 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.994 ; 2.084 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.994 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.804 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.742 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #43: Setup slack is -0.435 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.732 ; ; Data Required Time ; 2.297 ; ; Slack ; -0.435 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.552 ; ; ; ; ; ; ; Data Delay ; 2.232 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.232 ; 100 ; 0.000 ; 1.631 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.196 ; 46 ; 0.000 ; 2.094 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_R1 ; ; DI[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_R1 ; ; DI[0] ; ; 2.732 ; 2.232 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.732 ; 1.631 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.732 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.552 ; 2.552 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.552 ; 2.094 ; RR ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.552 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.362 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.297 ; -0.065 ; ; uTsu ; 0 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #44: Setup slack is -0.432 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.744 ; ; Data Required Time ; 2.312 ; ; Slack ; -0.432 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.568 ; ; ; ; ; ; ; Data Delay ; 2.244 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.244 ; 100 ; 0.000 ; 1.633 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.212 ; 46 ; 0.000 ; 2.110 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W4 ; ; DI[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W4 ; ; DI[5] ; ; 2.744 ; 2.244 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.744 ; 1.633 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.744 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.568 ; 2.568 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.568 ; 2.110 ; RR ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.568 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.378 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.312 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #45: Setup slack is -0.430 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.722 ; ; Data Required Time ; 2.292 ; ; Slack ; -0.430 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.550 ; ; ; ; ; ; ; Data Delay ; 2.222 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.222 ; 100 ; 0.000 ; 1.611 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.194 ; 46 ; 0.000 ; 2.092 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y2 ; ; DI[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y2 ; ; DI[2] ; ; 2.722 ; 2.222 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.722 ; 1.611 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.722 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.550 ; 2.550 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.550 ; 2.092 ; RR ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.550 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.360 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.292 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #46: Setup slack is -0.429 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.147 ; ; Data Required Time ; 3.718 ; ; Slack ; -0.429 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.491 ; ; ; ; ; ; ; Data Delay ; 2.168 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.168 ; 100 ; 0.000 ; 1.547 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.168 ; 46 ; 0.000 ; 2.060 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U3 ; ; DID[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U3 ; ; DID[1] ; ; 4.147 ; 2.168 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.147 ; 1.547 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.147 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.970 ; 2.491 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.970 ; 2.060 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.970 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.780 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.718 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #47: Setup slack is -0.428 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.728 ; ; Data Required Time ; 2.300 ; ; Slack ; -0.428 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.557 ; ; ; ; ; ; ; Data Delay ; 2.228 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.228 ; 100 ; 0.000 ; 1.627 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.201 ; 46 ; 0.000 ; 2.099 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U6 ; ; DID[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U6 ; ; DID[0] ; ; 2.728 ; 2.228 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.728 ; 1.627 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.728 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.557 ; 2.557 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.557 ; 2.099 ; RR ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.557 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.367 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.300 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #48: Setup slack is -0.426 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Exception ; rxboard_top.sdc:83: set_multicycle_path -setup -fall_from [get_clocks {dclk_ext_virt}] -fall_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 4.160 ; ; Data Required Time ; 3.734 ; ; Slack ; -0.426 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.503 ; ; ; ; ; ; ; Data Delay ; 2.181 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.181 ; 100 ; 0.000 ; 1.550 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.180 ; 46 ; 0.000 ; 2.072 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W2 ; ; DI[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W2 ; ; DI[1] ; ; 4.160 ; 2.181 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.610 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 4.160 ; 1.550 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 4.160 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; latch edge time ; ; 3.982 ; 2.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.151 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.722 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.723 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.512 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.349 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.349 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.457 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.910 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.982 ; 2.072 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.792 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 3.734 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #49: Setup slack is -0.423 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.737 ; ; Data Required Time ; 2.314 ; ; Slack ; -0.423 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.573 ; ; ; ; ; ; ; Data Delay ; 2.237 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.237 ; 100 ; 0.000 ; 1.636 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.217 ; 46 ; 0.000 ; 2.115 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y7 ; ; DID[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y7 ; ; DID[4] ; ; 2.737 ; 2.237 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.737 ; 1.636 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.737 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.573 ; 2.573 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.573 ; 2.115 ; RR ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.573 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.383 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.314 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #50: Setup slack is -0.421 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.730 ; ; Data Required Time ; 2.309 ; ; Slack ; -0.421 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.566 ; ; ; ; ; ; ; Data Delay ; 2.230 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.230 ; 100 ; 0.000 ; 1.609 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.210 ; 46 ; 0.000 ; 2.108 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y4 ; ; DI[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y4 ; ; DI[6] ; ; 2.730 ; 2.230 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.730 ; 1.609 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.730 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.566 ; 2.566 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.566 ; 2.108 ; RR ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.566 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.376 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.309 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #51: Setup slack is -0.420 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.736 ; ; Data Required Time ; 2.316 ; ; Slack ; -0.420 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.575 ; ; ; ; ; ; ; Data Delay ; 2.236 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.236 ; 100 ; 0.000 ; 1.635 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.219 ; 46 ; 0.000 ; 2.117 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 2.736 ; 2.236 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.736 ; 1.635 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.736 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.575 ; 2.575 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.575 ; 2.117 ; RR ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.575 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.385 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.316 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #52: Setup slack is -0.417 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.745 ; ; Data Required Time ; 2.328 ; ; Slack ; -0.417 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.586 ; ; ; ; ; ; ; Data Delay ; 2.245 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.245 ; 100 ; 0.000 ; 1.624 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.230 ; 46 ; 0.000 ; 2.128 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_R17 ; ; DID[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_R17 ; ; DID[5] ; ; 2.745 ; 2.245 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.745 ; 1.624 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.745 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.586 ; 2.586 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.586 ; 2.128 ; RR ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.586 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.396 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.328 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #53: Setup slack is -0.414 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.743 ; ; Data Required Time ; 2.329 ; ; Slack ; -0.414 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.585 ; ; ; ; ; ; ; Data Delay ; 2.243 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.243 ; 100 ; 0.000 ; 1.632 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.229 ; 46 ; 0.000 ; 2.127 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W13 ; ; DQD[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W13 ; ; DQD[1] ; ; 2.743 ; 2.243 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.743 ; 1.632 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.743 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.585 ; 2.585 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.585 ; 2.127 ; RR ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.585 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.395 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.329 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #54: Setup slack is -0.414 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.971 ; ; Data Required Time ; 6.557 ; ; Slack ; -0.414 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 1.989 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.565 ; 28 ; 0.565 ; 0.565 ; ; Cell ; ; 2 ; 0.546 ; 27 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.878 ; 44 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.982 ; 3.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.982 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.971 ; 1.989 ; ; ; ; ; ; data path ; ; 5.860 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.406 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb12_in[0] ; ; 6.971 ; 0.565 ; FF ; IC ; 1 ; FF_X37_Y37_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3]|asdata ; ; 6.971 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.224 ; 3.266 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.355 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3]|clk ; ; 5.355 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3] ; ; 6.224 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.174 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.557 ; 0.383 ; ; uTsu ; 1 ; FF_X37_Y37_N7 ; ; i_adc|i_adc_channel_top|dqd_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #55: Setup slack is -0.412 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.726 ; ; Data Required Time ; 2.314 ; ; Slack ; -0.412 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.573 ; ; ; ; ; ; ; Data Delay ; 2.226 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.226 ; 100 ; 0.000 ; 1.635 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.217 ; 46 ; 0.000 ; 2.115 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB5 ; ; DI[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB5 ; ; DI[7] ; ; 2.726 ; 2.226 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.726 ; 1.635 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.726 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.573 ; 2.573 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.573 ; 2.115 ; RR ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.573 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.383 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.314 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #56: Setup slack is -0.405 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.714 ; ; Data Required Time ; 2.309 ; ; Slack ; -0.405 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.570 ; ; ; ; ; ; ; Data Delay ; 2.214 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.214 ; 100 ; 0.000 ; 1.633 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.214 ; 46 ; 0.000 ; 2.112 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 2.714 ; 2.214 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.081 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.714 ; 1.633 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.714 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.570 ; 2.570 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.570 ; 2.112 ; RR ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.570 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.380 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.309 ; -0.071 ; ; uTsu ; 0 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #57: Setup slack is -0.403 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.707 ; ; Data Required Time ; 2.304 ; ; Slack ; -0.403 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.562 ; ; ; ; ; ; ; Data Delay ; 2.207 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.207 ; 100 ; 0.000 ; 1.636 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.206 ; 46 ; 0.000 ; 2.104 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB3 ; ; DI[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB3 ; ; DI[4] ; ; 2.707 ; 2.207 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.071 ; 0.571 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.707 ; 1.636 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.707 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.562 ; 2.562 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.562 ; 2.104 ; RR ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.562 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.372 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.304 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #58: Setup slack is -0.402 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.935 ; ; Data Required Time ; 6.533 ; ; Slack ; -0.402 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.246 ; ; ; ; ; ; ; Data Delay ; 1.966 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.553 ; 28 ; 0.553 ; 0.553 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.869 ; 44 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.020 ; 44 ; 0.000 ; 1.918 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.969 ; 3.490 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.969 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.969 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.935 ; 1.966 ; ; ; ; ; ; data path ; ; 5.838 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.382 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb34_in[1] ; ; 6.935 ; 0.553 ; FF ; IC ; 1 ; FF_X37_Y26_N14 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3]|asdata ; ; 6.935 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y26_N14 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.202 ; 3.244 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.334 ; 1.918 ; RR ; IC ; 1 ; FF_X37_Y26_N14 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3]|clk ; ; 5.334 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y26_N14 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3] ; ; 6.202 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.152 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.533 ; 0.381 ; ; uTsu ; 1 ; FF_X37_Y26_N14 ; ; i_adc|i_adc_channel_top|di_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #59: Setup slack is -0.402 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.037 ; ; Data Required Time ; 6.635 ; ; Slack ; -0.402 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.249 ; ; ; ; ; ; ; Data Delay ; 2.049 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.531 ; 26 ; 0.531 ; 0.531 ; ; Cell ; ; 2 ; 0.641 ; 31 ; 0.000 ; 0.641 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.035 ; 44 ; 0.000 ; 1.933 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.988 ; 3.509 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.988 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.988 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.037 ; 2.049 ; ; ; ; ; ; data path ; ; 5.865 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.506 ; 0.641 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[0] ; ; 7.037 ; 0.531 ; FF ; IC ; 1 ; FF_X37_Y41_N46 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4]|d ; ; 7.037 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y41_N46 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.218 ; 3.260 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.349 ; 1.933 ; RR ; IC ; 1 ; FF_X37_Y41_N46 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4]|clk ; ; 5.349 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y41_N46 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4] ; ; 6.218 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.168 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.635 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y41_N46 ; ; i_adc|i_adc_channel_top|dq_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #60: Setup slack is -0.400 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.702 ; ; Data Required Time ; 2.302 ; ; Slack ; -0.400 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.561 ; ; ; ; ; ; ; Data Delay ; 2.202 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.202 ; 100 ; 0.000 ; 1.611 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.205 ; 46 ; 0.000 ; 2.103 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W7 ; ; DID[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W7 ; ; DID[3] ; ; 2.702 ; 2.202 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.702 ; 1.611 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.702 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.561 ; 2.561 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.561 ; 2.103 ; RR ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.561 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.371 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.302 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #61: Setup slack is -0.400 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.725 ; ; Data Required Time ; 2.325 ; ; Slack ; -0.400 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.585 ; ; ; ; ; ; ; Data Delay ; 2.225 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.225 ; 100 ; 0.000 ; 1.634 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.229 ; 46 ; 0.000 ; 2.127 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 2.725 ; 2.225 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.725 ; 1.634 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.725 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.585 ; 2.585 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.585 ; 2.127 ; RR ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.585 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.395 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.325 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #62: Setup slack is -0.399 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.017 ; ; Data Required Time ; 6.618 ; ; Slack ; -0.399 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.246 ; ; ; ; ; ; ; Data Delay ; 2.048 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.531 ; 26 ; 0.531 ; 0.531 ; ; Cell ; ; 2 ; 0.640 ; 31 ; 0.000 ; 0.640 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.020 ; 44 ; 0.000 ; 1.918 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.969 ; 3.490 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.969 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.969 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.017 ; 2.048 ; ; ; ; ; ; data path ; ; 5.846 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.486 ; 0.640 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb34_in[0] ; ; 7.017 ; 0.531 ; FF ; IC ; 1 ; FF_X37_Y26_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3]|d ; ; 7.017 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y26_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.202 ; 3.244 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.334 ; 1.918 ; RR ; IC ; 1 ; FF_X37_Y26_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3]|clk ; ; 5.334 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y26_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3] ; ; 6.202 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.152 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.618 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y26_N52 ; ; i_adc|i_adc_channel_top|di_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #63: Setup slack is -0.398 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.935 ; ; Data Required Time ; 6.537 ; ; Slack ; -0.398 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.242 ; ; ; ; ; ; ; Data Delay ; 1.968 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.543 ; 28 ; 0.543 ; 0.543 ; ; Cell ; ; 2 ; 0.546 ; 28 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.879 ; 45 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.935 ; 1.968 ; ; ; ; ; ; data path ; ; 5.846 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.392 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[0] ; ; 6.935 ; 0.543 ; FF ; IC ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0]|asdata ; ; 6.935 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.204 ; 3.246 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.336 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0]|clk ; ; 5.336 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0] ; ; 6.204 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.154 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.537 ; 0.383 ; ; uTsu ; 1 ; FF_X37_Y27_N43 ; ; i_adc|i_adc_channel_top|did_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #64: Setup slack is -0.397 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.718 ; ; Data Required Time ; 2.321 ; ; Slack ; -0.397 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.578 ; ; ; ; ; ; ; Data Delay ; 2.218 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.218 ; 100 ; 0.000 ; 1.627 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.222 ; 46 ; 0.000 ; 2.120 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U14 ; ; DQD[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U14 ; ; DQD[0] ; ; 2.718 ; 2.218 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.718 ; 1.627 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.718 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.578 ; 2.578 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.578 ; 2.120 ; RR ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.578 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.388 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.321 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #65: Setup slack is -0.393 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.032 ; ; Data Required Time ; 6.639 ; ; Slack ; -0.393 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.226 ; ; ; ; ; ; ; Data Delay ; 2.062 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.451 ; 46 ; 0.000 ; 2.326 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.546 ; 26 ; 0.546 ; 0.546 ; ; Cell ; ; 2 ; 0.639 ; 31 ; 0.000 ; 0.639 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.040 ; 44 ; 0.000 ; 1.938 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.970 ; 3.491 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.970 ; 2.326 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.970 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.032 ; 2.062 ; ; ; ; ; ; data path ; ; 5.847 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.486 ; 0.639 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb10_in[0] ; ; 7.032 ; 0.546 ; FF ; IC ; 1 ; FF_X37_Y9_N16 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7]|d ; ; 7.032 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y9_N16 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.223 ; 3.265 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.354 ; 1.938 ; RR ; IC ; 1 ; FF_X37_Y9_N16 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7]|clk ; ; 5.354 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y9_N16 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7] ; ; 6.223 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.173 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.639 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y9_N16 ; ; i_adc|i_adc_channel_top|did_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #66: Setup slack is -0.393 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.956 ; ; Data Required Time ; 6.563 ; ; Slack ; -0.393 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.234 ; ; ; ; ; ; ; Data Delay ; 1.974 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.549 ; 28 ; 0.549 ; 0.549 ; ; Cell ; ; 2 ; 0.546 ; 28 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.879 ; 45 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.044 ; 44 ; 0.000 ; 1.942 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.982 ; 3.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.982 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.956 ; 1.974 ; ; ; ; ; ; data path ; ; 5.861 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.407 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[0] ; ; 6.956 ; 0.549 ; FF ; IC ; 1 ; FF_X37_Y54_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0]|asdata ; ; 6.956 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y54_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.227 ; 3.269 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.358 ; 1.942 ; RR ; IC ; 1 ; FF_X37_Y54_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0]|clk ; ; 5.358 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y54_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0] ; ; 6.227 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.177 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.563 ; 0.386 ; ; uTsu ; 1 ; FF_X37_Y54_N46 ; ; i_adc|i_adc_channel_top|dqd_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #67: Setup slack is -0.392 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.945 ; ; Data Required Time ; 6.553 ; ; Slack ; -0.392 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.243 ; ; ; ; ; ; ; Data Delay ; 1.962 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.464 ; 46 ; 0.000 ; 2.339 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.539 ; 27 ; 0.539 ; 0.539 ; ; Cell ; ; 2 ; 0.546 ; 28 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.877 ; 45 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.983 ; 3.504 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.983 ; 2.339 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.983 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.945 ; 1.962 ; ; ; ; ; ; data path ; ; 5.860 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.406 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[0] ; ; 6.945 ; 0.539 ; FF ; IC ; 1 ; FF_X37_Y5_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1]|asdata ; ; 6.945 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.553 ; 0.384 ; ; uTsu ; 1 ; FF_X37_Y5_N38 ; ; i_adc|i_adc_channel_top|dq_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #68: Setup slack is -0.391 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.958 ; ; Data Required Time ; 6.567 ; ; Slack ; -0.391 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.977 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.462 ; 46 ; 0.000 ; 2.337 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.554 ; 28 ; 0.554 ; 0.554 ; ; Cell ; ; 2 ; 0.546 ; 28 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.877 ; 44 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.981 ; 3.502 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.981 ; 2.337 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.981 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.958 ; 1.977 ; ; ; ; ; ; data path ; ; 5.858 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.404 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[0] ; ; 6.958 ; 0.554 ; FF ; IC ; 1 ; FF_X37_Y32_N53 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5]|asdata ; ; 6.958 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y32_N53 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.233 ; 3.275 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.363 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y32_N53 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5]|clk ; ; 5.363 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y32_N53 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5] ; ; 6.233 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.183 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.567 ; 0.384 ; ; uTsu ; 1 ; FF_X37_Y32_N53 ; ; i_adc|i_adc_channel_top|did_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #69: Setup slack is -0.390 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.944 ; ; Data Required Time ; 6.554 ; ; Slack ; -0.390 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.249 ; ; ; ; ; ; ; Data Delay ; 1.956 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.544 ; 28 ; 0.544 ; 0.544 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.868 ; 44 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.035 ; 44 ; 0.000 ; 1.933 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.988 ; 3.509 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.988 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.988 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.944 ; 1.956 ; ; ; ; ; ; data path ; ; 5.856 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.400 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[1] ; ; 6.944 ; 0.544 ; FF ; IC ; 1 ; FF_X37_Y41_N52 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4]|asdata ; ; 6.944 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y41_N52 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.218 ; 3.260 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.349 ; 1.933 ; RR ; IC ; 1 ; FF_X37_Y41_N52 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4]|clk ; ; 5.349 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y41_N52 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4] ; ; 6.218 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.168 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.554 ; 0.386 ; ; uTsu ; 1 ; FF_X37_Y41_N52 ; ; i_adc|i_adc_channel_top|dq_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #70: Setup slack is -0.388 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.699 ; ; Data Required Time ; 2.311 ; ; Slack ; -0.388 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.571 ; ; ; ; ; ; ; Data Delay ; 2.199 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.199 ; 100 ; 0.000 ; 1.638 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.215 ; 46 ; 0.000 ; 2.113 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_T11 ; ; DQ[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_T11 ; ; DQ[2] ; ; 2.699 ; 2.199 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.699 ; 1.638 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.699 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.571 ; 2.571 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.571 ; 2.113 ; RR ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.571 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.381 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.311 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #71: Setup slack is -0.388 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.713 ; ; Data Required Time ; 2.325 ; ; Slack ; -0.388 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.581 ; ; ; ; ; ; ; Data Delay ; 2.213 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.213 ; 100 ; 0.000 ; 1.632 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.225 ; 46 ; 0.000 ; 2.123 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA8 ; ; DID[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA8 ; ; DID[6] ; ; 2.713 ; 2.213 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.081 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.713 ; 1.632 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.713 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.581 ; 2.581 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.581 ; 2.123 ; RR ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.581 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.391 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.325 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #72: Setup slack is -0.387 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.005 ; ; Data Required Time ; 6.618 ; ; Slack ; -0.387 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 2.049 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.437 ; 46 ; 0.000 ; 2.312 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.531 ; 26 ; 0.531 ; 0.531 ; ; Cell ; ; 2 ; 0.641 ; 31 ; 0.000 ; 0.641 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.020 ; 44 ; 0.000 ; 1.918 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.956 ; 3.477 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.956 ; 2.312 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.956 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.005 ; 2.049 ; ; ; ; ; ; data path ; ; 5.833 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.474 ; 0.641 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[0] ; ; 7.005 ; 0.531 ; FF ; IC ; 1 ; FF_X37_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1]|d ; ; 7.005 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.202 ; 3.244 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.334 ; 1.918 ; RR ; IC ; 1 ; FF_X37_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1]|clk ; ; 5.334 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1] ; ; 6.202 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.152 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.618 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y14_N52 ; ; i_adc|i_adc_channel_top|did_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #73: Setup slack is -0.385 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.020 ; ; Data Required Time ; 6.635 ; ; Slack ; -0.385 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 2.032 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.586 ; 29 ; 0.586 ; 0.586 ; ; Cell ; ; 2 ; 0.569 ; 28 ; 0.000 ; 0.569 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.988 ; 3.509 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.988 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.988 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.020 ; 2.032 ; ; ; ; ; ; data path ; ; 5.865 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.434 ; 0.569 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb26_in[0] ; ; 7.020 ; 0.586 ; FF ; IC ; 1 ; FF_X37_Y49_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5]|d ; ; 7.020 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y49_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y49_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y49_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.635 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y49_N52 ; ; i_adc|i_adc_channel_top|dqd_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #74: Setup slack is -0.383 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.681 ; ; Data Required Time ; 2.298 ; ; Slack ; -0.383 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.555 ; ; ; ; ; ; ; Data Delay ; 2.181 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.181 ; 100 ; 0.000 ; 1.550 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.199 ; 46 ; 0.000 ; 2.097 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W2 ; ; DI[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W2 ; ; DI[1] ; ; 2.681 ; 2.181 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.131 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.681 ; 1.550 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.681 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.555 ; 2.555 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.555 ; 2.097 ; RR ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.555 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.365 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.298 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #75: Setup slack is -0.381 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.702 ; ; Data Required Time ; 2.321 ; ; Slack ; -0.381 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.580 ; ; ; ; ; ; ; Data Delay ; 2.202 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.202 ; 100 ; 0.000 ; 1.611 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.224 ; 46 ; 0.000 ; 2.122 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_V13 ; ; DQ[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_V13 ; ; DQ[7] ; ; 2.702 ; 2.202 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.702 ; 1.611 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.702 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.580 ; 2.580 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.580 ; 2.122 ; RR ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.580 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.390 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.321 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #76: Setup slack is -0.375 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.025 ; ; Data Required Time ; 6.650 ; ; Slack ; -0.375 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 2.044 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.462 ; 46 ; 0.000 ; 2.337 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.527 ; 26 ; 0.527 ; 0.527 ; ; Cell ; ; 2 ; 0.640 ; 31 ; 0.000 ; 0.640 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.981 ; 3.502 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.981 ; 2.337 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.981 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.025 ; 2.044 ; ; ; ; ; ; data path ; ; 5.858 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.498 ; 0.640 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb46_in[0] ; ; 7.025 ; 0.527 ; FF ; IC ; 1 ; FF_X37_Y58_N35 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5]|d ; ; 7.025 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y58_N35 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.233 ; 3.275 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.363 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y58_N35 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5]|clk ; ; 5.363 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y58_N35 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5] ; ; 6.233 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.183 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.650 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y58_N35 ; ; i_adc|i_adc_channel_top|dq_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #77: Setup slack is -0.374 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.015 ; ; Data Required Time ; 6.641 ; ; Slack ; -0.374 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 2.033 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.589 ; 29 ; 0.589 ; 0.589 ; ; Cell ; ; 2 ; 0.567 ; 28 ; 0.000 ; 0.567 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.982 ; 3.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.982 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.015 ; 2.033 ; ; ; ; ; ; data path ; ; 5.859 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.426 ; 0.567 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[0] ; ; 7.015 ; 0.589 ; FF ; IC ; 1 ; FF_X37_Y37_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3]|d ; ; 7.015 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.224 ; 3.266 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.355 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3]|clk ; ; 5.355 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3] ; ; 6.224 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.174 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.641 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y37_N34 ; ; i_adc|i_adc_channel_top|dq_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #78: Setup slack is -0.368 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.004 ; ; Data Required Time ; 6.636 ; ; Slack ; -0.368 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.243 ; ; ; ; ; ; ; Data Delay ; 2.021 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.464 ; 46 ; 0.000 ; 2.339 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.576 ; 29 ; 0.576 ; 0.576 ; ; Cell ; ; 2 ; 0.568 ; 28 ; 0.000 ; 0.568 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.983 ; 3.504 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.983 ; 2.339 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.983 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.004 ; 2.021 ; ; ; ; ; ; data path ; ; 5.860 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.428 ; 0.568 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb2_in[0] ; ; 7.004 ; 0.576 ; FF ; IC ; 1 ; FF_X37_Y5_N16 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2]|d ; ; 7.004 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N16 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N16 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N16 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.636 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y5_N16 ; ; i_adc|i_adc_channel_top|dq_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #79: Setup slack is -0.364 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 7.002 ; ; Data Required Time ; 6.638 ; ; Slack ; -0.364 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.225 ; ; ; ; ; ; ; Data Delay ; 2.035 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.591 ; 29 ; 0.591 ; 0.591 ; ; Cell ; ; 2 ; 0.567 ; 28 ; 0.000 ; 0.567 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 7.002 ; 2.035 ; ; ; ; ; ; data path ; ; 5.844 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.411 ; 0.567 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[0] ; ; 7.002 ; 0.591 ; FF ; IC ; 1 ; FF_X37_Y10_N31 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7]|d ; ; 7.002 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y10_N31 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.221 ; 3.263 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.352 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y10_N31 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7]|clk ; ; 5.352 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y10_N31 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7] ; ; 6.221 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.171 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.638 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y10_N31 ; ; i_adc|i_adc_channel_top|di_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #80: Setup slack is -0.364 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.931 ; ; Data Required Time ; 6.567 ; ; Slack ; -0.364 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.950 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.462 ; 46 ; 0.000 ; 2.337 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.537 ; 28 ; 0.537 ; 0.537 ; ; Cell ; ; 2 ; 0.545 ; 28 ; 0.000 ; 0.545 ; ; uTco ; ; 1 ; 0.868 ; 45 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.981 ; 3.502 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.981 ; 2.337 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.981 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.931 ; 1.950 ; ; ; ; ; ; data path ; ; 5.849 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.394 ; 0.545 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb46_in[1] ; ; 6.931 ; 0.537 ; FF ; IC ; 1 ; FF_X37_Y58_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5]|asdata ; ; 6.931 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y58_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.233 ; 3.275 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.363 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y58_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5]|clk ; ; 5.363 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y58_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5] ; ; 6.233 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.183 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.567 ; 0.384 ; ; uTsu ; 1 ; FF_X37_Y58_N43 ; ; i_adc|i_adc_channel_top|dq_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #81: Setup slack is -0.363 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.901 ; ; Data Required Time ; 6.538 ; ; Slack ; -0.363 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.945 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.437 ; 46 ; 0.000 ; 2.312 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.533 ; 27 ; 0.533 ; 0.533 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.868 ; 45 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.020 ; 44 ; 0.000 ; 1.918 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.956 ; 3.477 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.956 ; 2.312 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.956 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.901 ; 1.945 ; ; ; ; ; ; data path ; ; 5.824 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.368 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[1] ; ; 6.901 ; 0.533 ; FF ; IC ; 1 ; FF_X37_Y14_N37 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1]|asdata ; ; 6.901 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y14_N37 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.202 ; 3.244 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.334 ; 1.918 ; RR ; IC ; 1 ; FF_X37_Y14_N37 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1]|clk ; ; 5.334 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y14_N37 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1] ; ; 6.202 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.152 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.538 ; 0.386 ; ; uTsu ; 1 ; FF_X37_Y14_N37 ; ; i_adc|i_adc_channel_top|did_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #82: Setup slack is -0.362 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.983 ; ; Data Required Time ; 6.621 ; ; Slack ; -0.362 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.242 ; ; ; ; ; ; ; Data Delay ; 2.016 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.573 ; 28 ; 0.573 ; 0.573 ; ; Cell ; ; 2 ; 0.568 ; 28 ; 0.000 ; 0.568 ; ; uTco ; ; 1 ; 0.875 ; 43 ; 0.875 ; 0.875 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.983 ; 2.016 ; ; ; ; ; ; data path ; ; 5.842 ; 0.875 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.410 ; 0.568 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb38_in[0] ; ; 6.983 ; 0.573 ; FF ; IC ; 1 ; FF_X37_Y27_N5 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0]|d ; ; 6.983 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N5 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.204 ; 3.246 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.336 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N5 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0]|clk ; ; 5.336 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N5 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0] ; ; 6.204 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.154 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.621 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y27_N5 ; ; i_adc|i_adc_channel_top|dq_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #83: Setup slack is -0.360 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.974 ; ; Data Required Time ; 6.614 ; ; Slack ; -0.360 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.252 ; ; ; ; ; ; ; Data Delay ; 2.004 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.451 ; 46 ; 0.000 ; 2.326 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.577 ; 29 ; 0.577 ; 0.577 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.016 ; 44 ; 0.000 ; 1.914 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.970 ; 3.491 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.970 ; 2.326 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.970 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.974 ; 2.004 ; ; ; ; ; ; data path ; ; 5.842 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.397 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[1] ; ; 6.974 ; 0.577 ; FF ; IC ; 1 ; FF_X37_Y24_N34 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0]|d ; ; 6.974 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y24_N34 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.197 ; 3.239 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.330 ; 1.914 ; RR ; IC ; 1 ; FF_X37_Y24_N34 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0]|clk ; ; 5.330 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y24_N34 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0] ; ; 6.197 ; 0.867 ; ; ; ; ; ; clock pessimism removed ; ; 6.147 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.614 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y24_N34 ; ; i_adc|i_adc_channel_top|di_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #84: Setup slack is -0.358 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.915 ; ; Data Required Time ; 6.557 ; ; Slack ; -0.358 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.226 ; ; ; ; ; ; ; Data Delay ; 1.945 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.451 ; 46 ; 0.000 ; 2.326 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.533 ; 27 ; 0.533 ; 0.533 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.868 ; 45 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.040 ; 44 ; 0.000 ; 1.938 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.970 ; 3.491 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.970 ; 2.326 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.970 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.915 ; 1.945 ; ; ; ; ; ; data path ; ; 5.838 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.382 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb10_in[1] ; ; 6.915 ; 0.533 ; FF ; IC ; 1 ; FF_X37_Y9_N32 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7]|asdata ; ; 6.915 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y9_N32 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.223 ; 3.265 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.354 ; 1.938 ; RR ; IC ; 1 ; FF_X37_Y9_N32 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7]|clk ; ; 5.354 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y9_N32 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7] ; ; 6.223 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.173 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.557 ; 0.384 ; ; uTsu ; 1 ; FF_X37_Y9_N32 ; ; i_adc|i_adc_channel_top|did_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #85: Setup slack is -0.355 (VIOLATED) =============================================================================== +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Exception ; rxboard_top.sdc:82: set_multicycle_path -setup -rise_from [get_clocks {dclk_ext_virt}] -rise_to [get_clocks {i_adc|i_adc_pll_c10|iopll_0|outclk338}] 0 ; ; Multicycle - Setup End ; 0 ; ; Data Arrival Time ; 2.668 ; ; Data Required Time ; 2.313 ; ; Slack ; -0.355 (VIOLATED) ; +------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.000 ; ; ; ; ; ; ; Clock Skew ; 2.574 ; ; ; ; ; ; ; Data Delay ; 2.168 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 2.168 ; 100 ; 0.000 ; 1.547 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.218 ; 46 ; 0.000 ; 2.116 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U3 ; ; DID[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U3 ; ; DID[1] ; ; 2.668 ; 2.168 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 2.668 ; 1.547 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 2.668 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; latch edge time ; ; 2.574 ; 2.574 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.000 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 0.596 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 0.672 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.243 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.244 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.967 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.130 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.130 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.028 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.458 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.574 ; 2.116 ; RR ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.574 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 2.384 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.313 ; -0.071 ; ; uTsu ; 0 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #86: Setup slack is -0.348 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.986 ; ; Data Required Time ; 6.638 ; ; Slack ; -0.348 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 1.998 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.571 ; 29 ; 0.571 ; 0.571 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.039 ; 44 ; 0.000 ; 1.937 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.988 ; 3.509 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.988 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.988 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.986 ; 1.998 ; ; ; ; ; ; data path ; ; 5.860 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.415 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[1] ; ; 6.986 ; 0.571 ; FF ; IC ; 1 ; FF_X37_Y51_N49 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7]|d ; ; 6.986 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y51_N49 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.222 ; 3.264 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.353 ; 1.937 ; RR ; IC ; 1 ; FF_X37_Y51_N49 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7]|clk ; ; 5.353 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y51_N49 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7] ; ; 6.222 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.172 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.638 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y51_N49 ; ; i_adc|i_adc_channel_top|dqd_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #87: Setup slack is -0.348 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.987 ; ; Data Required Time ; 6.639 ; ; Slack ; -0.348 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 2.000 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.468 ; 46 ; 0.000 ; 2.343 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.573 ; 29 ; 0.573 ; 0.573 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.987 ; 3.508 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.987 ; 2.343 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.987 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.987 ; 2.000 ; ; ; ; ; ; data path ; ; 5.859 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.414 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[1] ; ; 6.987 ; 0.573 ; FF ; IC ; 1 ; FF_X37_Y39_N37 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4]|d ; ; 6.987 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y39_N37 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.221 ; 3.263 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.352 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y39_N37 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4]|clk ; ; 5.352 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y39_N37 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4] ; ; 6.221 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.171 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.639 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y39_N37 ; ; i_adc|i_adc_channel_top|dqd_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #88: Setup slack is -0.344 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.987 ; ; Data Required Time ; 6.643 ; ; Slack ; -0.344 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.234 ; ; ; ; ; ; ; Data Delay ; 2.005 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.527 ; 26 ; 0.527 ; 0.527 ; ; Cell ; ; 2 ; 0.606 ; 30 ; 0.000 ; 0.606 ; ; uTco ; ; 1 ; 0.872 ; 43 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.044 ; 44 ; 0.000 ; 1.942 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.982 ; 3.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.982 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.987 ; 2.005 ; ; ; ; ; ; data path ; ; 5.854 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.460 ; 0.606 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[1] ; ; 6.987 ; 0.527 ; FF ; IC ; 1 ; FF_X37_Y54_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0]|d ; ; 6.987 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y54_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.227 ; 3.269 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.358 ; 1.942 ; RR ; IC ; 1 ; FF_X37_Y54_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0]|clk ; ; 5.358 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y54_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0] ; ; 6.227 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.177 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.643 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y54_N13 ; ; i_adc|i_adc_channel_top|dqd_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #89: Setup slack is -0.341 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.960 ; ; Data Required Time ; 6.619 ; ; Slack ; -0.341 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.242 ; ; ; ; ; ; ; Data Delay ; 1.993 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.515 ; 26 ; 0.515 ; 0.515 ; ; Cell ; ; 2 ; 0.606 ; 30 ; 0.000 ; 0.606 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.960 ; 1.993 ; ; ; ; ; ; data path ; ; 5.839 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.445 ; 0.606 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[1] ; ; 6.960 ; 0.515 ; FF ; IC ; 1 ; FF_X37_Y27_N55 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0]|d ; ; 6.960 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N55 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.204 ; 3.246 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.336 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N55 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0]|clk ; ; 5.336 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N55 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0] ; ; 6.204 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.154 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.619 ; 0.465 ; ; uTsu ; 1 ; FF_X37_Y27_N55 ; ; i_adc|i_adc_channel_top|did_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #90: Setup slack is -0.341 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.971 ; ; Data Required Time ; 6.630 ; ; Slack ; -0.341 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 2.004 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.577 ; 29 ; 0.577 ; 0.577 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.031 ; 44 ; 0.000 ; 1.929 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.971 ; 2.004 ; ; ; ; ; ; data path ; ; 5.839 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.394 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[1] ; ; 6.971 ; 0.577 ; FF ; IC ; 1 ; FF_X37_Y12_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5]|d ; ; 6.971 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y12_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.213 ; 3.255 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.345 ; 1.929 ; RR ; IC ; 1 ; FF_X37_Y12_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5]|clk ; ; 5.345 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y12_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5] ; ; 6.213 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.163 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.630 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y12_N32 ; ; i_adc|i_adc_channel_top|di_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #91: Setup slack is -0.337 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.973 ; ; Data Required Time ; 6.636 ; ; Slack ; -0.337 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.243 ; ; ; ; ; ; ; Data Delay ; 1.990 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.464 ; 46 ; 0.000 ; 2.339 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.517 ; 26 ; 0.517 ; 0.517 ; ; Cell ; ; 2 ; 0.605 ; 30 ; 0.000 ; 0.605 ; ; uTco ; ; 1 ; 0.868 ; 44 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.983 ; 3.504 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.983 ; 2.339 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.983 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.973 ; 1.990 ; ; ; ; ; ; data path ; ; 5.851 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.456 ; 0.605 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[1] ; ; 6.973 ; 0.517 ; FF ; IC ; 1 ; FF_X37_Y5_N58 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1]|d ; ; 6.973 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N58 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N58 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N58 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.636 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y5_N58 ; ; i_adc|i_adc_channel_top|dq_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #92: Setup slack is -0.335 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.888 ; ; Data Required Time ; 6.553 ; ; Slack ; -0.335 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.243 ; ; ; ; ; ; ; Data Delay ; 1.905 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.464 ; 46 ; 0.000 ; 2.339 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.508 ; 27 ; 0.508 ; 0.508 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.869 ; 46 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.983 ; 3.504 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.983 ; 2.339 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.983 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.888 ; 1.905 ; ; ; ; ; ; data path ; ; 5.852 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.380 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb2_in[1] ; ; 6.888 ; 0.508 ; FF ; IC ; 1 ; FF_X37_Y5_N32 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2]|asdata ; ; 6.888 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N32 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N32 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N32 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.553 ; 0.384 ; ; uTsu ; 1 ; FF_X37_Y5_N32 ; ; i_adc|i_adc_channel_top|dq_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #93: Setup slack is -0.333 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.872 ; ; Data Required Time ; 6.539 ; ; Slack ; -0.333 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.242 ; ; ; ; ; ; ; Data Delay ; 1.905 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.510 ; 27 ; 0.510 ; 0.510 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.868 ; 46 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.872 ; 1.905 ; ; ; ; ; ; data path ; ; 5.835 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.362 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb38_in[1] ; ; 6.872 ; 0.510 ; FF ; IC ; 1 ; FF_X37_Y27_N41 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0]|asdata ; ; 6.872 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N41 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.204 ; 3.246 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.336 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N41 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0]|clk ; ; 5.336 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N41 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0] ; ; 6.204 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.154 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.539 ; 0.385 ; ; uTsu ; 1 ; FF_X37_Y27_N41 ; ; i_adc|i_adc_channel_top|dq_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #94: Setup slack is -0.327 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.880 ; ; Data Required Time ; 6.553 ; ; Slack ; -0.327 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 1.892 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.497 ; 26 ; 0.497 ; 0.497 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.868 ; 46 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.988 ; 3.509 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.988 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.988 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.880 ; 1.892 ; ; ; ; ; ; data path ; ; 5.856 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.383 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb26_in[1] ; ; 6.880 ; 0.497 ; FF ; IC ; 1 ; FF_X37_Y49_N25 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5]|asdata ; ; 6.880 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y49_N25 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y49_N25 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y49_N25 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.553 ; 0.384 ; ; uTsu ; 1 ; FF_X37_Y49_N25 ; ; i_adc|i_adc_channel_top|dqd_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #95: Setup slack is -0.327 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.883 ; ; Data Required Time ; 6.556 ; ; Slack ; -0.327 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 1.901 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.503 ; 26 ; 0.503 ; 0.503 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.982 ; 3.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.982 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.883 ; 1.901 ; ; ; ; ; ; data path ; ; 5.852 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.380 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[1] ; ; 6.883 ; 0.503 ; FF ; IC ; 1 ; FF_X37_Y37_N50 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3]|asdata ; ; 6.883 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N50 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.224 ; 3.266 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.355 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N50 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3]|clk ; ; 5.355 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N50 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3] ; ; 6.224 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.174 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.556 ; 0.382 ; ; uTsu ; 1 ; FF_X37_Y37_N50 ; ; i_adc|i_adc_channel_top|dq_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #96: Setup slack is -0.322 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.964 ; ; Data Required Time ; 6.642 ; ; Slack ; -0.322 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 1.982 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.505 ; 25 ; 0.505 ; 0.505 ; ; Cell ; ; 2 ; 0.606 ; 31 ; 0.000 ; 0.606 ; ; uTco ; ; 1 ; 0.871 ; 44 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.982 ; 3.503 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.982 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.982 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.964 ; 1.982 ; ; ; ; ; ; data path ; ; 5.853 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.459 ; 0.606 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb12_in[1] ; ; 6.964 ; 0.505 ; FF ; IC ; 1 ; FF_X37_Y37_N40 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3]|d ; ; 6.964 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N40 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.224 ; 3.266 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.355 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N40 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3]|clk ; ; 5.355 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N40 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3] ; ; 6.224 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.174 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.642 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y37_N40 ; ; i_adc|i_adc_channel_top|dqd_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #97: Setup slack is -0.320 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.946 ; ; Data Required Time ; 6.626 ; ; Slack ; -0.320 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.232 ; ; ; ; ; ; ; Data Delay ; 1.985 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.442 ; 46 ; 0.000 ; 2.317 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.560 ; 28 ; 0.560 ; 0.560 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.870 ; 44 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.026 ; 44 ; 0.000 ; 1.924 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.961 ; 3.482 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.961 ; 2.317 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.961 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.946 ; 1.985 ; ; ; ; ; ; data path ; ; 5.831 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.386 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[1] ; ; 6.946 ; 0.560 ; FF ; IC ; 1 ; FF_X37_Y29_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6]|d ; ; 6.946 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y29_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.208 ; 3.250 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.340 ; 1.924 ; RR ; IC ; 1 ; FF_X37_Y29_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6]|clk ; ; 5.340 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y29_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6] ; ; 6.208 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.158 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.626 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y29_N14 ; ; i_adc|i_adc_channel_top|did_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #98: Setup slack is -0.316 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.965 ; ; Data Required Time ; 6.649 ; ; Slack ; -0.316 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.985 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.560 ; 28 ; 0.560 ; 0.560 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.870 ; 44 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.980 ; 3.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.980 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.965 ; 1.985 ; ; ; ; ; ; data path ; ; 5.850 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.405 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[1] ; ; 6.965 ; 0.560 ; FF ; IC ; 1 ; FF_X37_Y56_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1]|d ; ; 6.965 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y56_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.232 ; 3.274 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.362 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y56_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1]|clk ; ; 5.362 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y56_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1] ; ; 6.232 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.182 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.649 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y56_N7 ; ; i_adc|i_adc_channel_top|dqd_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #99: Setup slack is -0.310 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.924 ; ; Data Required Time ; 6.614 ; ; Slack ; -0.310 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.252 ; ; ; ; ; ; ; Data Delay ; 1.954 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.451 ; 46 ; 0.000 ; 2.326 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.520 ; 27 ; 0.520 ; 0.520 ; ; Cell ; ; 2 ; 0.554 ; 28 ; 0.000 ; 0.554 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.016 ; 44 ; 0.000 ; 1.914 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.970 ; 3.491 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.970 ; 2.326 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.970 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.924 ; 1.954 ; ; ; ; ; ; data path ; ; 5.850 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.404 ; 0.554 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[0] ; ; 6.924 ; 0.520 ; FF ; IC ; 1 ; FF_X37_Y24_N44 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0]|d ; ; 6.924 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y24_N44 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.197 ; 3.239 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.330 ; 1.914 ; RR ; IC ; 1 ; FF_X37_Y24_N44 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0]|clk ; ; 5.330 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y24_N44 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0] ; ; 6.197 ; 0.867 ; ; ; ; ; ; clock pessimism removed ; ; 6.147 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.614 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y24_N44 ; ; i_adc|i_adc_channel_top|di_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #100: Setup slack is -0.308 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.947 ; ; Data Required Time ; 6.639 ; ; Slack ; -0.308 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 1.959 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.525 ; 27 ; 0.525 ; 0.525 ; ; Cell ; ; 2 ; 0.554 ; 28 ; 0.000 ; 0.554 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.039 ; 44 ; 0.000 ; 1.937 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.988 ; 3.509 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.988 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.988 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.947 ; 1.959 ; ; ; ; ; ; data path ; ; 5.868 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.422 ; 0.554 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[0] ; ; 6.947 ; 0.525 ; FF ; IC ; 1 ; FF_X37_Y51_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7]|d ; ; 6.947 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y51_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.222 ; 3.264 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.353 ; 1.937 ; RR ; IC ; 1 ; FF_X37_Y51_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7]|clk ; ; 5.353 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y51_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7] ; ; 6.222 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.172 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.639 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y51_N47 ; ; i_adc|i_adc_channel_top|dqd_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #101: Setup slack is -0.303 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.954 ; ; Data Required Time ; 6.651 ; ; Slack ; -0.303 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.973 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.462 ; 46 ; 0.000 ; 2.337 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.500 ; 25 ; 0.500 ; 0.500 ; ; Cell ; ; 2 ; 0.605 ; 31 ; 0.000 ; 0.605 ; ; uTco ; ; 1 ; 0.868 ; 44 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.981 ; 3.502 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.981 ; 2.337 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.981 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.954 ; 1.973 ; ; ; ; ; ; data path ; ; 5.849 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.454 ; 0.605 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[1] ; ; 6.954 ; 0.500 ; FF ; IC ; 1 ; FF_X37_Y32_N38 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5]|d ; ; 6.954 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y32_N38 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.233 ; 3.275 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.363 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y32_N38 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5]|clk ; ; 5.363 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y32_N38 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5] ; ; 6.233 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.183 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.651 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y32_N38 ; ; i_adc|i_adc_channel_top|did_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #102: Setup slack is -0.302 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.940 ; ; Data Required Time ; 6.638 ; ; Slack ; -0.302 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 1.953 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.468 ; 46 ; 0.000 ; 2.343 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.520 ; 27 ; 0.520 ; 0.520 ; ; Cell ; ; 2 ; 0.553 ; 28 ; 0.000 ; 0.553 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.987 ; 3.508 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.987 ; 2.343 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.987 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.940 ; 1.953 ; ; ; ; ; ; data path ; ; 5.867 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.420 ; 0.553 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[0] ; ; 6.940 ; 0.520 ; FF ; IC ; 1 ; FF_X37_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4]|d ; ; 6.940 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.221 ; 3.263 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.352 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4]|clk ; ; 5.352 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4] ; ; 6.221 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.171 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.638 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y39_N52 ; ; i_adc|i_adc_channel_top|dqd_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #103: Setup slack is -0.288 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.915 ; ; Data Required Time ; 6.627 ; ; Slack ; -0.288 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.232 ; ; ; ; ; ; ; Data Delay ; 1.954 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.442 ; 46 ; 0.000 ; 2.317 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.518 ; 27 ; 0.518 ; 0.518 ; ; Cell ; ; 2 ; 0.556 ; 28 ; 0.000 ; 0.556 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.026 ; 44 ; 0.000 ; 1.924 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.961 ; 3.482 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.961 ; 2.317 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.961 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.915 ; 1.954 ; ; ; ; ; ; data path ; ; 5.841 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.397 ; 0.556 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[0] ; ; 6.915 ; 0.518 ; FF ; IC ; 1 ; FF_X37_Y29_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6]|d ; ; 6.915 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y29_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.208 ; 3.250 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.340 ; 1.924 ; RR ; IC ; 1 ; FF_X37_Y29_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6]|clk ; ; 5.340 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y29_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6] ; ; 6.208 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.158 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.627 ; 0.469 ; ; uTsu ; 1 ; FF_X37_Y29_N56 ; ; i_adc|i_adc_channel_top|did_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #104: Setup slack is -0.287 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.937 ; ; Data Required Time ; 6.650 ; ; Slack ; -0.287 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.957 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.521 ; 27 ; 0.521 ; 0.521 ; ; Cell ; ; 2 ; 0.556 ; 28 ; 0.000 ; 0.556 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.980 ; 3.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.980 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.937 ; 1.957 ; ; ; ; ; ; data path ; ; 5.860 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.416 ; 0.556 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[0] ; ; 6.937 ; 0.521 ; FF ; IC ; 1 ; FF_X37_Y56_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1]|d ; ; 6.937 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y56_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.232 ; 3.274 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.362 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y56_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1]|clk ; ; 5.362 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y56_N46 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1] ; ; 6.232 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.182 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.650 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y56_N46 ; ; i_adc|i_adc_channel_top|dqd_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #105: Setup slack is -0.286 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.917 ; ; Data Required Time ; 6.631 ; ; Slack ; -0.286 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.950 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.517 ; 27 ; 0.517 ; 0.517 ; ; Cell ; ; 2 ; 0.553 ; 28 ; 0.000 ; 0.553 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.031 ; 44 ; 0.000 ; 1.929 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.917 ; 1.950 ; ; ; ; ; ; data path ; ; 5.847 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.400 ; 0.553 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[0] ; ; 6.917 ; 0.517 ; FF ; IC ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5]|d ; ; 6.917 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.213 ; 3.255 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.345 ; 1.929 ; RR ; IC ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5]|clk ; ; 5.345 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5] ; ; 6.213 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.163 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.631 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y12_N58 ; ; i_adc|i_adc_channel_top|di_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #106: Setup slack is -0.282 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.894 ; ; Data Required Time ; 6.612 ; ; Slack ; -0.282 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.253 ; ; ; ; ; ; ; Data Delay ; 1.925 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.528 ; 27 ; 0.528 ; 0.528 ; ; Cell ; ; 2 ; 0.528 ; 27 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.014 ; 44 ; 0.000 ; 1.912 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.969 ; 3.490 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.969 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.969 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.894 ; 1.925 ; ; ; ; ; ; data path ; ; 5.838 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.366 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[1] ; ; 6.894 ; 0.528 ; FF ; IC ; 1 ; FF_X37_Y23_N35 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2]|d ; ; 6.894 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y23_N35 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.195 ; 3.237 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.328 ; 1.912 ; RR ; IC ; 1 ; FF_X37_Y23_N35 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2]|clk ; ; 5.328 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y23_N35 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2] ; ; 6.195 ; 0.867 ; ; ; ; ; ; clock pessimism removed ; ; 6.145 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.612 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y23_N35 ; ; i_adc|i_adc_channel_top|di_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #107: Setup slack is -0.282 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.919 ; ; Data Required Time ; 6.637 ; ; Slack ; -0.282 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.259 ; ; ; ; ; ; ; Data Delay ; 1.920 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.480 ; 46 ; 0.000 ; 2.355 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.533 ; 28 ; 0.533 ; 0.533 ; ; Cell ; ; 2 ; 0.509 ; 27 ; 0.000 ; 0.509 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.999 ; 3.520 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.999 ; 2.355 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.999 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.919 ; 1.920 ; ; ; ; ; ; data path ; ; 5.877 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.386 ; 0.509 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[0] ; ; 6.919 ; 0.533 ; FF ; IC ; 1 ; FF_X37_Y40_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2]|d ; ; 6.919 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y40_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y40_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y40_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.637 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y40_N7 ; ; i_adc|i_adc_channel_top|dqd_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #108: Setup slack is -0.266 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.902 ; ; Data Required Time ; 6.636 ; ; Slack ; -0.266 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.259 ; ; ; ; ; ; ; Data Delay ; 1.903 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.480 ; 46 ; 0.000 ; 2.355 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.510 ; 27 ; 0.510 ; 0.510 ; ; Cell ; ; 2 ; 0.523 ; 27 ; 0.000 ; 0.523 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.999 ; 3.520 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.999 ; 2.355 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.999 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.902 ; 1.903 ; ; ; ; ; ; data path ; ; 5.869 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.392 ; 0.523 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[1] ; ; 6.902 ; 0.510 ; FF ; IC ; 1 ; FF_X37_Y40_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2]|d ; ; 6.902 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y40_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.219 ; 3.261 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.350 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y40_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2]|clk ; ; 5.350 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y40_N13 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2] ; ; 6.219 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.169 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.636 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y40_N13 ; ; i_adc|i_adc_channel_top|dqd_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #109: Setup slack is -0.265 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.893 ; ; Data Required Time ; 6.628 ; ; Slack ; -0.265 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.236 ; ; ; ; ; ; ; Data Delay ; 1.925 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.449 ; 46 ; 0.000 ; 2.324 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.528 ; 27 ; 0.528 ; 0.528 ; ; Cell ; ; 2 ; 0.527 ; 27 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.870 ; 45 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.029 ; 44 ; 0.000 ; 1.927 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.968 ; 3.489 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.968 ; 2.324 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.968 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.893 ; 1.925 ; ; ; ; ; ; data path ; ; 5.838 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.365 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[1] ; ; 6.893 ; 0.528 ; FF ; IC ; 1 ; FF_X37_Y11_N38 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6]|d ; ; 6.893 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y11_N38 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.211 ; 3.253 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.343 ; 1.927 ; RR ; IC ; 1 ; FF_X37_Y11_N38 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6]|clk ; ; 5.343 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y11_N38 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6] ; ; 6.211 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.161 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.628 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y11_N38 ; ; i_adc|i_adc_channel_top|di_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #110: Setup slack is -0.261 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.879 ; ; Data Required Time ; 6.618 ; ; Slack ; -0.261 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.249 ; ; ; ; ; ; ; Data Delay ; 1.909 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.451 ; 46 ; 0.000 ; 2.326 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.522 ; 27 ; 0.522 ; 0.522 ; ; Cell ; ; 2 ; 0.507 ; 27 ; 0.000 ; 0.507 ; ; uTco ; ; 1 ; 0.880 ; 46 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.019 ; 44 ; 0.000 ; 1.917 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.970 ; 3.491 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.970 ; 2.326 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.970 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.879 ; 1.909 ; ; ; ; ; ; data path ; ; 5.850 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.357 ; 0.507 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb32_in[0] ; ; 6.879 ; 0.522 ; FF ; IC ; 1 ; FF_X37_Y25_N38 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1]|d ; ; 6.879 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y25_N38 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.200 ; 3.242 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.333 ; 1.917 ; RR ; IC ; 1 ; FF_X37_Y25_N38 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1]|clk ; ; 5.333 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y25_N38 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1] ; ; 6.200 ; 0.867 ; ; ; ; ; ; clock pessimism removed ; ; 6.150 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.618 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y25_N38 ; ; i_adc|i_adc_channel_top|di_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #111: Setup slack is -0.260 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.899 ; ; Data Required Time ; 6.639 ; ; Slack ; -0.260 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.249 ; ; ; ; ; ; ; Data Delay ; 1.907 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.473 ; 46 ; 0.000 ; 2.348 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.510 ; 27 ; 0.510 ; 0.510 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.039 ; 44 ; 0.000 ; 1.937 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.992 ; 3.513 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.992 ; 2.348 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.992 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.899 ; 1.907 ; ; ; ; ; ; data path ; ; 5.862 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.389 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[1] ; ; 6.899 ; 0.510 ; FF ; IC ; 1 ; FF_X37_Y38_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6]|d ; ; 6.899 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y38_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.222 ; 3.264 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.353 ; 1.937 ; RR ; IC ; 1 ; FF_X37_Y38_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6]|clk ; ; 5.353 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y38_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6] ; ; 6.222 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.172 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.639 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y38_N8 ; ; i_adc|i_adc_channel_top|dq_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #112: Setup slack is -0.259 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.904 ; ; Data Required Time ; 6.645 ; ; Slack ; -0.259 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.924 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.528 ; 27 ; 0.528 ; 0.528 ; ; Cell ; ; 2 ; 0.527 ; 27 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.045 ; 44 ; 0.000 ; 1.943 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.980 ; 3.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.980 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.904 ; 1.924 ; ; ; ; ; ; data path ; ; 5.849 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.376 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[1] ; ; 6.904 ; 0.528 ; FF ; IC ; 1 ; FF_X37_Y55_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7]|d ; ; 6.904 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y55_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.228 ; 3.270 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.359 ; 1.943 ; RR ; IC ; 1 ; FF_X37_Y55_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7]|clk ; ; 5.359 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y55_N34 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7] ; ; 6.228 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.178 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.645 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y55_N34 ; ; i_adc|i_adc_channel_top|dq_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #113: Setup slack is -0.258 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.882 ; ; Data Required Time ; 6.624 ; ; Slack ; -0.258 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.236 ; ; ; ; ; ; ; Data Delay ; 1.918 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.445 ; 46 ; 0.000 ; 2.320 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.531 ; 28 ; 0.531 ; 0.531 ; ; Cell ; ; 2 ; 0.509 ; 27 ; 0.000 ; 0.509 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.025 ; 44 ; 0.000 ; 1.923 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.964 ; 3.485 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.964 ; 2.320 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.964 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.882 ; 1.918 ; ; ; ; ; ; data path ; ; 5.842 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.351 ; 0.509 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[0] ; ; 6.882 ; 0.531 ; FF ; IC ; 1 ; FF_X37_Y13_N13 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4]|d ; ; 6.882 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y13_N13 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.207 ; 3.249 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.339 ; 1.923 ; RR ; IC ; 1 ; FF_X37_Y13_N13 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4]|clk ; ; 5.339 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y13_N13 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4] ; ; 6.207 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.157 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.624 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y13_N13 ; ; i_adc|i_adc_channel_top|di_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #114: Setup slack is -0.256 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.872 ; ; Data Required Time ; 6.616 ; ; Slack ; -0.256 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.249 ; ; ; ; ; ; ; Data Delay ; 1.902 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.451 ; 46 ; 0.000 ; 2.326 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.509 ; 27 ; 0.509 ; 0.509 ; ; Cell ; ; 2 ; 0.522 ; 27 ; 0.000 ; 0.522 ; ; uTco ; ; 1 ; 0.871 ; 46 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.019 ; 44 ; 0.000 ; 1.917 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.970 ; 3.491 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.970 ; 2.326 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.970 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.872 ; 1.902 ; ; ; ; ; ; data path ; ; 5.841 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.363 ; 0.522 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb32_in[1] ; ; 6.872 ; 0.509 ; FF ; IC ; 1 ; FF_X37_Y25_N23 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1]|d ; ; 6.872 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y25_N23 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.200 ; 3.242 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.333 ; 1.917 ; RR ; IC ; 1 ; FF_X37_Y25_N23 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1]|clk ; ; 5.333 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y25_N23 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1] ; ; 6.200 ; 0.867 ; ; ; ; ; ; clock pessimism removed ; ; 6.150 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.616 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y25_N23 ; ; i_adc|i_adc_channel_top|di_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #115: Setup slack is -0.255 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.866 ; ; Data Required Time ; 6.611 ; ; Slack ; -0.255 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.253 ; ; ; ; ; ; ; Data Delay ; 1.897 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.508 ; 27 ; 0.508 ; 0.508 ; ; Cell ; ; 2 ; 0.511 ; 27 ; 0.000 ; 0.511 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.014 ; 44 ; 0.000 ; 1.912 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.969 ; 3.490 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.969 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.969 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.866 ; 1.897 ; ; ; ; ; ; data path ; ; 5.847 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.358 ; 0.511 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[0] ; ; 6.866 ; 0.508 ; FF ; IC ; 1 ; FF_X37_Y23_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2]|d ; ; 6.866 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y23_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.195 ; 3.237 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.328 ; 1.912 ; RR ; IC ; 1 ; FF_X37_Y23_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2]|clk ; ; 5.328 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y23_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2] ; ; 6.195 ; 0.867 ; ; ; ; ; ; clock pessimism removed ; ; 6.145 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.611 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y23_N50 ; ; i_adc|i_adc_channel_top|di_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #116: Setup slack is -0.252 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.876 ; ; Data Required Time ; 6.624 ; ; Slack ; -0.252 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.916 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.530 ; 28 ; 0.530 ; 0.530 ; ; Cell ; ; 2 ; 0.507 ; 26 ; 0.000 ; 0.507 ; ; uTco ; ; 1 ; 0.879 ; 46 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.026 ; 44 ; 0.000 ; 1.924 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.960 ; 3.481 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.960 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.960 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.876 ; 1.916 ; ; ; ; ; ; data path ; ; 5.839 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.346 ; 0.507 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[0] ; ; 6.876 ; 0.530 ; FF ; IC ; 1 ; FF_X37_Y30_N20 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4]|d ; ; 6.876 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y30_N20 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.208 ; 3.250 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.340 ; 1.924 ; RR ; IC ; 1 ; FF_X37_Y30_N20 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4]|clk ; ; 5.340 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y30_N20 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4] ; ; 6.208 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.158 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.624 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y30_N20 ; ; i_adc|i_adc_channel_top|did_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #117: Setup slack is -0.250 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.890 ; ; Data Required Time ; 6.640 ; ; Slack ; -0.250 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.249 ; ; ; ; ; ; ; Data Delay ; 1.898 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.473 ; 46 ; 0.000 ; 2.348 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.509 ; 27 ; 0.509 ; 0.509 ; ; Cell ; ; 2 ; 0.510 ; 27 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.879 ; 46 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.039 ; 44 ; 0.000 ; 1.937 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.992 ; 3.513 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.992 ; 2.348 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.992 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.890 ; 1.898 ; ; ; ; ; ; data path ; ; 5.871 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.381 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[0] ; ; 6.890 ; 0.509 ; FF ; IC ; 1 ; FF_X37_Y38_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6]|d ; ; 6.890 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y38_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.222 ; 3.264 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.353 ; 1.937 ; RR ; IC ; 1 ; FF_X37_Y38_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6]|clk ; ; 5.353 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y38_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6] ; ; 6.222 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.172 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.640 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y38_N38 ; ; i_adc|i_adc_channel_top|dq_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #118: Setup slack is -0.246 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.868 ; ; Data Required Time ; 6.622 ; ; Slack ; -0.246 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.908 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.512 ; 27 ; 0.512 ; 0.512 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.869 ; 46 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.024 ; 44 ; 0.000 ; 1.922 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.960 ; 3.481 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.960 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.960 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.868 ; 1.908 ; ; ; ; ; ; data path ; ; 5.829 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.356 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[1] ; ; 6.868 ; 0.512 ; FF ; IC ; 1 ; FF_X37_Y28_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3]|d ; ; 6.868 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y28_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.206 ; 3.248 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.338 ; 1.922 ; RR ; IC ; 1 ; FF_X37_Y28_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3]|clk ; ; 5.338 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y28_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3] ; ; 6.206 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.156 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.622 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y28_N20 ; ; i_adc|i_adc_channel_top|did_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #119: Setup slack is -0.244 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.868 ; ; Data Required Time ; 6.624 ; ; Slack ; -0.244 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.236 ; ; ; ; ; ; ; Data Delay ; 1.904 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.445 ; 46 ; 0.000 ; 2.320 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.511 ; 27 ; 0.511 ; 0.511 ; ; Cell ; ; 2 ; 0.523 ; 27 ; 0.000 ; 0.523 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.025 ; 44 ; 0.000 ; 1.923 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.964 ; 3.485 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.964 ; 2.320 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.964 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.868 ; 1.904 ; ; ; ; ; ; data path ; ; 5.834 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.357 ; 0.523 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[1] ; ; 6.868 ; 0.511 ; FF ; IC ; 1 ; FF_X37_Y13_N8 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4]|d ; ; 6.868 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y13_N8 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.207 ; 3.249 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.339 ; 1.923 ; RR ; IC ; 1 ; FF_X37_Y13_N8 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4]|clk ; ; 5.339 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y13_N8 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4] ; ; 6.207 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.157 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.624 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y13_N8 ; ; i_adc|i_adc_channel_top|di_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #120: Setup slack is -0.242 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.892 ; ; Data Required Time ; 6.650 ; ; Slack ; -0.242 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.226 ; ; ; ; ; ; ; Data Delay ; 1.912 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.526 ; 28 ; 0.526 ; 0.526 ; ; Cell ; ; 2 ; 0.507 ; 27 ; 0.000 ; 0.507 ; ; uTco ; ; 1 ; 0.879 ; 46 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.980 ; 3.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.980 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.892 ; 1.912 ; ; ; ; ; ; data path ; ; 5.859 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.366 ; 0.507 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[0] ; ; 6.892 ; 0.526 ; FF ; IC ; 1 ; FF_X37_Y57_N32 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2]|d ; ; 6.892 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y57_N32 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.233 ; 3.275 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.363 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y57_N32 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2]|clk ; ; 5.363 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y57_N32 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2] ; ; 6.233 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.183 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.650 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y57_N32 ; ; i_adc|i_adc_channel_top|did_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #121: Setup slack is -0.237 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.887 ; ; Data Required Time ; 6.650 ; ; Slack ; -0.237 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.226 ; ; ; ; ; ; ; Data Delay ; 1.907 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.514 ; 27 ; 0.514 ; 0.514 ; ; Cell ; ; 2 ; 0.522 ; 27 ; 0.000 ; 0.522 ; ; uTco ; ; 1 ; 0.871 ; 46 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.980 ; 3.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.980 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.887 ; 1.907 ; ; ; ; ; ; data path ; ; 5.851 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.373 ; 0.522 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[1] ; ; 6.887 ; 0.514 ; FF ; IC ; 1 ; FF_X37_Y57_N5 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2]|d ; ; 6.887 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y57_N5 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.233 ; 3.275 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.363 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y57_N5 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2]|clk ; ; 5.363 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y57_N5 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2] ; ; 6.233 ; 0.870 ; ; ; ; ; ; clock pessimism removed ; ; 6.183 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.650 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y57_N5 ; ; i_adc|i_adc_channel_top|did_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #122: Setup slack is -0.236 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.874 ; ; Data Required Time ; 6.638 ; ; Slack ; -0.236 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.225 ; ; ; ; ; ; ; Data Delay ; 1.907 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.509 ; 27 ; 0.509 ; 0.509 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.967 ; 3.488 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.967 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.967 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.874 ; 1.907 ; ; ; ; ; ; data path ; ; 5.837 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.365 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[1] ; ; 6.874 ; 0.509 ; FF ; IC ; 1 ; FF_X37_Y10_N16 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7]|d ; ; 6.874 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y10_N16 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.221 ; 3.263 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.352 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y10_N16 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7]|clk ; ; 5.352 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y10_N16 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7] ; ; 6.221 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.171 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.638 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y10_N16 ; ; i_adc|i_adc_channel_top|di_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #123: Setup slack is -0.233 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.879 ; ; Data Required Time ; 6.646 ; ; Slack ; -0.233 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.899 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.513 ; 27 ; 0.513 ; 0.513 ; ; Cell ; ; 2 ; 0.510 ; 27 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.876 ; 46 ; 0.876 ; 0.876 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.045 ; 44 ; 0.000 ; 1.943 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.980 ; 3.501 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.980 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.980 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.879 ; 1.899 ; ; ; ; ; ; data path ; ; 5.856 ; 0.876 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.366 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[0] ; ; 6.879 ; 0.513 ; FF ; IC ; 1 ; FF_X37_Y55_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7]|d ; ; 6.879 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y55_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.228 ; 3.270 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.359 ; 1.943 ; RR ; IC ; 1 ; FF_X37_Y55_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7]|clk ; ; 5.359 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y55_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7] ; ; 6.228 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.178 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.646 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y55_N43 ; ; i_adc|i_adc_channel_top|dq_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #124: Setup slack is -0.233 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.859 ; ; Data Required Time ; 6.626 ; ; Slack ; -0.233 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.899 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.506 ; 27 ; 0.506 ; 0.506 ; ; Cell ; ; 2 ; 0.522 ; 27 ; 0.000 ; 0.522 ; ; uTco ; ; 1 ; 0.871 ; 46 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.026 ; 44 ; 0.000 ; 1.924 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.960 ; 3.481 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.960 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.960 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.859 ; 1.899 ; ; ; ; ; ; data path ; ; 5.831 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.353 ; 0.522 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[1] ; ; 6.859 ; 0.506 ; FF ; IC ; 1 ; FF_X37_Y30_N40 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4]|d ; ; 6.859 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y30_N40 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.208 ; 3.250 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.340 ; 1.924 ; RR ; IC ; 1 ; FF_X37_Y30_N40 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4]|clk ; ; 5.340 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y30_N40 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4] ; ; 6.208 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.158 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.626 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y30_N40 ; ; i_adc|i_adc_channel_top|did_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #125: Setup slack is -0.226 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.855 ; ; Data Required Time ; 6.629 ; ; Slack ; -0.226 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.236 ; ; ; ; ; ; ; Data Delay ; 1.887 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.449 ; 46 ; 0.000 ; 2.324 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.498 ; 26 ; 0.498 ; 0.498 ; ; Cell ; ; 2 ; 0.510 ; 27 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.879 ; 47 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.029 ; 44 ; 0.000 ; 1.927 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.968 ; 3.489 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.968 ; 2.324 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.968 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.855 ; 1.887 ; ; ; ; ; ; data path ; ; 5.847 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.357 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[0] ; ; 6.855 ; 0.498 ; FF ; IC ; 1 ; FF_X37_Y11_N14 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6]|d ; ; 6.855 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y11_N14 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6] ; +---------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.211 ; 3.253 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.343 ; 1.927 ; RR ; IC ; 1 ; FF_X37_Y11_N14 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6]|clk ; ; 5.343 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y11_N14 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6] ; ; 6.211 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.161 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.629 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y11_N14 ; ; i_adc|i_adc_channel_top|di_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #126: Setup slack is -0.220 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.844 ; ; Data Required Time ; 6.624 ; ; Slack ; -0.220 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.884 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.498 ; 26 ; 0.498 ; 0.498 ; ; Cell ; ; 2 ; 0.510 ; 27 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.876 ; 46 ; 0.876 ; 0.876 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.024 ; 44 ; 0.000 ; 1.922 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.960 ; 3.481 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.960 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.960 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.844 ; 1.884 ; ; ; ; ; ; data path ; ; 5.836 ; 0.876 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.346 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[0] ; ; 6.844 ; 0.498 ; FF ; IC ; 1 ; FF_X37_Y28_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3]|d ; ; 6.844 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y28_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.206 ; 3.248 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.338 ; 1.922 ; RR ; IC ; 1 ; FF_X37_Y28_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3]|clk ; ; 5.338 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y28_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3] ; ; 6.206 ; 0.868 ; ; ; ; ; ; clock pessimism removed ; ; 6.156 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.624 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y28_N14 ; ; i_adc|i_adc_channel_top|did_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #127: Setup slack is -0.034 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.912 ; ; Data Required Time ; 6.878 ; ; Slack ; -0.034 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.246 ; ; ; ; ; ; ; Data Delay ; 1.925 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.468 ; 46 ; 0.000 ; 2.343 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.528 ; 27 ; 0.528 ; 0.528 ; ; Cell ; ; 2 ; 0.528 ; 27 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.037 ; 44 ; 0.000 ; 1.935 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.987 ; 3.508 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.987 ; 2.343 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.987 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.912 ; 1.925 ; ; ; ; ; ; data path ; ; 5.856 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 6.384 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[1] ; ; 6.912 ; 0.528 ; FF ; IC ; 1 ; FF_X37_Y50_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6]|d ; ; 6.912 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y50_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.220 ; 3.262 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.351 ; 1.935 ; RR ; IC ; 1 ; FF_X37_Y50_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6]|clk ; ; 5.351 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y50_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6] ; ; 6.220 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.170 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.878 ; 0.708 ; ; uTsu ; 1 ; FF_X37_Y50_N41 ; ; i_adc|i_adc_channel_top|dqd_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #128: Setup slack is -0.006 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 6.883 ; ; Data Required Time ; 6.877 ; ; Slack ; -0.006 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.246 ; ; ; ; ; ; ; Data Delay ; 1.896 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.468 ; 46 ; 0.000 ; 2.343 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -1.852 ; 0 ; -1.852 ; -1.852 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.507 ; 27 ; 0.507 ; 0.507 ; ; Cell ; ; 2 ; 0.511 ; 27 ; 0.000 ; 0.511 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.037 ; 44 ; 0.000 ; 1.935 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -2.211 ; 0 ; -2.211 ; -2.211 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 4.987 ; 3.508 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; ; ; ; ; ; source latency ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 1.479 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.075 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.167 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 2.858 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 2.859 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.007 ; -1.852 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.985 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.985 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.110 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 2.644 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 4.987 ; 2.343 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 4.987 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 6.883 ; 1.896 ; ; ; ; ; ; data path ; ; 5.865 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 6.376 ; 0.511 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[0] ; ; 6.883 ; 0.507 ; FF ; IC ; 1 ; FF_X37_Y50_N55 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6]|d ; ; 6.883 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y50_N55 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6] ; +---------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 2.958 ; 2.958 ; ; ; ; ; ; latch edge time ; ; 6.220 ; 3.262 ; ; ; ; ; ; clock path ; ; 2.958 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.958 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.958 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 3.554 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 3.630 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.201 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.202 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 1.991 ; -2.211 ; RR ; COMP ; 5 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 2.828 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 2.828 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 2.930 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 3.416 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 5.351 ; 1.935 ; RR ; IC ; 1 ; FF_X37_Y50_N55 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6]|clk ; ; 5.351 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y50_N55 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6] ; ; 6.220 ; 0.869 ; ; ; ; ; ; clock pessimism removed ; ; 6.170 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 6.877 ; 0.707 ; ; uTsu ; 1 ; FF_X37_Y50_N55 ; ; i_adc|i_adc_channel_top|dqd_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export.