---------------- ; Command Info ; ---------------- Report Timing: Found 128 setup paths (127 violated). Worst case slack is -1.246 Tcl Command: report_timing -setup -multi_corner -file C:/Downloads/fromDesktop/RxBoard_DDR_v17acaClosedLoopNOlogicLock_timingCyclon10_02_changedConstraints/timing_report_2.txt -panel_name {Setup: i_adc|i_adc_pll_c10|iopll_0|outclk338} -to_clock [get_clocks { i_adc|i_adc_pll_c10|iopll_0|outclk338 }] -npaths 1000 -detail full_path Options: -to_clock [get_clocks { i_adc|i_adc_pll_c10|iopll_0|outclk338 }] -setup -npaths 1000 -detail full_path -panel_name {Setup: i_adc|i_adc_pll_c10|iopll_0|outclk338} -file {C:/Downloads/fromDesktop/RxBoard_DDR_v17acaClosedLoopNOlogicLock_timingCyclon10_02_changedConstraints/timing_report_2.txt} -multi_corner Snapshot: final Delay Model: Slow 900mV 100C Model +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Summary of Paths ; +--------+---------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+--------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+---------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+--------------------------------------------------+--------------+------------+------------+ ; -1.246 ; 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i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 0.739 ; 0.248 ; 1.361 ; ; -1.131 ; DID[3] ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; dclk_ext_virt ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 0.739 ; 0.238 ; 1.349 ; ; -1.131 ; DQ[5] ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; dclk_ext_virt ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 0.739 ; 0.262 ; 1.372 ; ; -1.129 ; DQ[6] ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; dclk_ext_virt (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; 0.739 ; 0.197 ; 1.317 ; ; -1.127 ; DQD[0] ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; dclk_ext_virt ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 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i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.999 ; ; -0.334 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.245 ; 1.985 ; ; -0.334 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.244 ; 1.985 ; ; -0.333 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.232 ; 1.996 ; ; -0.328 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.996 ; ; -0.320 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.233 ; 1.983 ; ; -0.317 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.257 ; 1.956 ; ; -0.310 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.245 ; 1.961 ; ; -0.304 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.245 ; 1.955 ; ; -0.292 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.232 ; 1.957 ; ; -0.284 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.950 ; ; -0.281 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.952 ; ; -0.278 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.253 ; 1.920 ; ; -0.272 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.258 ; 1.910 ; ; -0.271 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.248 ; 1.918 ; ; -0.267 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.258 ; 1.905 ; ; -0.266 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.254 ; 1.908 ; ; -0.258 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[0] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.248 ; 1.906 ; ; -0.258 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.923 ; ; -0.257 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.248 ; 1.905 ; ; -0.256 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.235 ; 1.917 ; ; -0.256 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.248 ; 1.904 ; ; -0.256 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.235 ; 1.916 ; ; -0.256 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.235 ; 1.915 ; ; -0.256 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.253 ; 1.898 ; ; -0.254 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.233 ; 1.916 ; ; -0.253 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[1] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.254 ; 1.896 ; ; -0.249 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.917 ; ; -0.248 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.225 ; 1.919 ; ; -0.242 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_h_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.235 ; 1.904 ; ; -0.237 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.233 ; 1.900 ; ; -0.237 ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|di_l_d[6] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.235 ; 1.897 ; ; -0.233 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[2] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.902 ; ; -0.217 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_l_d[7] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.884 ; ; -0.169 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_l_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.237 ; 1.987 ; ; -0.160 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.983 ; ; -0.136 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_l_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.237 ; 2.035 ; ; -0.107 ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dqd_h_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.237 ; 2.008 ; ; -0.087 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[5] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.227 ; 1.997 ; ; -0.014 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_l_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.922 ; ; -0.007 ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|dq_h_d[3] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.237 ; 1.907 ; ; 0.011 ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; i_adc|i_adc_channel_top|did_h_d[4] ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; 1.479 ; -0.231 ; 1.895 ; +--------+---------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+--------------------------------------------------+--------------+------------+------------+ Path #1: Setup slack is -1.246 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.380 ; ; Data Required Time ; 2.134 ; ; Slack ; -1.246 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.168 ; ; ; ; ; ; ; Data Delay ; 1.401 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.401 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.168 ; 46 ; 0.000 ; 2.060 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U3 ; ; DID[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U3 ; ; DID[1] ; ; 3.380 ; 1.401 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.380 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.380 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.386 ; 0.168 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.386 ; 2.060 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.386 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.196 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.134 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #2: Setup slack is -1.238 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.393 ; ; Data Required Time ; 2.155 ; ; Slack ; -1.238 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.185 ; ; ; ; ; ; ; Data Delay ; 1.414 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.414 ; 100 ; 0.000 ; 0.783 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.185 ; 46 ; 0.000 ; 2.077 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W2 ; ; DI[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W2 ; ; DI[1] ; ; 3.393 ; 1.414 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.610 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.393 ; 0.783 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.393 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.403 ; 0.185 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.403 ; 2.077 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.403 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.213 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.155 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #3: Setup slack is -1.225 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.364 ; ; Data Required Time ; 2.139 ; ; Slack ; -1.225 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.171 ; ; ; ; ; ; ; Data Delay ; 1.385 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.385 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.171 ; 46 ; 0.000 ; 2.063 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y7 ; ; DID[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y7 ; ; DID[4] ; ; 3.364 ; 1.385 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.364 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.364 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.389 ; 0.171 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.389 ; 2.063 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.389 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.199 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.139 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #4: Setup slack is -1.224 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.370 ; ; Data Required Time ; 2.146 ; ; Slack ; -1.224 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.176 ; ; ; ; ; ; ; Data Delay ; 1.391 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.391 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.176 ; 46 ; 0.000 ; 2.068 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W4 ; ; DI[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W4 ; ; DI[5] ; ; 3.370 ; 1.391 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.370 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.370 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.394 ; 0.176 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.394 ; 2.068 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.394 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.204 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.146 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #5: Setup slack is -1.221 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.389 ; ; Data Required Time ; 2.168 ; ; Slack ; -1.221 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.197 ; ; ; ; ; ; ; Data Delay ; 1.410 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.410 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.089 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_V15 ; ; DQD[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_V15 ; ; DQD[7] ; ; 3.389 ; 1.410 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.610 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.389 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.389 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.415 ; 0.197 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.415 ; 2.089 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.415 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.225 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.168 ; -0.057 ; ; uTsu ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #6: Setup slack is -1.219 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.370 ; ; Data Required Time ; 2.151 ; ; Slack ; -1.219 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.184 ; ; ; ; ; ; ; Data Delay ; 1.391 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.391 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.184 ; 46 ; 0.000 ; 2.076 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA1 ; ; DI[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA1 ; ; DI[3] ; ; 3.370 ; 1.391 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.370 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.370 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.402 ; 0.184 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.402 ; 2.076 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.402 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.212 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.151 ; -0.061 ; ; uTsu ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #7: Setup slack is -1.218 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.384 ; ; Data Required Time ; 2.166 ; ; Slack ; -1.218 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.197 ; ; ; ; ; ; ; Data Delay ; 1.405 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.405 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.089 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 3.384 ; 1.405 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.384 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.384 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.415 ; 0.197 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.415 ; 2.089 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.415 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.225 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.166 ; -0.059 ; ; uTsu ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #8: Setup slack is -1.215 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.364 ; ; Data Required Time ; 2.149 ; ; Slack ; -1.215 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.183 ; ; ; ; ; ; ; Data Delay ; 1.385 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.385 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.183 ; 46 ; 0.000 ; 2.075 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U8 ; ; DQ[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U8 ; ; DQ[0] ; ; 3.364 ; 1.385 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.364 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.364 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.401 ; 0.183 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.401 ; 2.075 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.401 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.211 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.149 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #9: Setup slack is -1.213 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.371 ; ; Data Required Time ; 2.158 ; ; Slack ; -1.213 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.190 ; ; ; ; ; ; ; Data Delay ; 1.392 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.392 ; 100 ; 0.000 ; 0.771 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_R17 ; ; DID[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_R17 ; ; DID[5] ; ; 3.371 ; 1.392 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.371 ; 0.771 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.371 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.408 ; 0.190 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.408 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.408 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.218 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.158 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #10: Setup slack is -1.209 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.356 ; ; Data Required Time ; 2.147 ; ; Slack ; -1.209 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.177 ; ; ; ; ; ; ; Data Delay ; 1.377 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.377 ; 100 ; 0.000 ; 0.756 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.177 ; 46 ; 0.000 ; 2.069 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y4 ; ; DI[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y4 ; ; DI[6] ; ; 3.356 ; 1.377 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.600 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.356 ; 0.756 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.356 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.395 ; 0.177 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.395 ; 2.069 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.395 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.205 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.147 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #11: Setup slack is -1.208 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.369 ; ; Data Required Time ; 2.161 ; ; Slack ; -1.208 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.190 ; ; ; ; ; ; ; Data Delay ; 1.390 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.390 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W13 ; ; DQD[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W13 ; ; DQD[1] ; ; 3.369 ; 1.390 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.369 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.369 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.408 ; 0.190 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.408 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.408 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.218 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.161 ; -0.057 ; ; uTsu ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #12: Setup slack is -1.207 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.353 ; ; Data Required Time ; 2.146 ; ; Slack ; -1.207 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.178 ; ; ; ; ; ; ; Data Delay ; 1.374 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.374 ; 100 ; 0.000 ; 0.783 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.178 ; 46 ; 0.000 ; 2.070 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB5 ; ; DI[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB5 ; ; DI[7] ; ; 3.353 ; 1.374 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.353 ; 0.783 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.353 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.396 ; 0.178 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.396 ; 2.070 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.396 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.206 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.146 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #13: Setup slack is -1.204 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.363 ; ; Data Required Time ; 2.159 ; ; Slack ; -1.204 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.191 ; ; ; ; ; ; ; Data Delay ; 1.384 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.384 ; 100 ; 0.000 ; 0.783 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.191 ; 46 ; 0.000 ; 2.083 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 3.363 ; 1.384 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.363 ; 0.783 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.363 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.409 ; 0.191 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.409 ; 2.083 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.409 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.219 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.159 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #14: Setup slack is -1.203 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.359 ; ; Data Required Time ; 2.156 ; ; Slack ; -1.203 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.185 ; ; ; ; ; ; ; Data Delay ; 1.380 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.380 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.185 ; 46 ; 0.000 ; 2.077 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_R1 ; ; DI[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_R1 ; ; DI[0] ; ; 3.359 ; 1.380 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.359 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.359 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.403 ; 0.185 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.403 ; 2.077 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.403 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.213 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.156 ; -0.057 ; ; uTsu ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #15: Setup slack is -1.202 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.349 ; ; Data Required Time ; 2.147 ; ; Slack ; -1.202 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.179 ; ; ; ; ; ; ; Data Delay ; 1.370 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.370 ; 100 ; 0.000 ; 0.759 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.179 ; 46 ; 0.000 ; 2.071 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y2 ; ; DI[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y2 ; ; DI[2] ; ; 3.349 ; 1.370 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.590 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.349 ; 0.759 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.349 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.397 ; 0.179 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.397 ; 2.071 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.397 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.207 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.147 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #16: Setup slack is -1.201 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.354 ; ; Data Required Time ; 2.153 ; ; Slack ; -1.201 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.183 ; ; ; ; ; ; ; Data Delay ; 1.375 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.375 ; 100 ; 0.000 ; 0.774 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.183 ; 46 ; 0.000 ; 2.075 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U6 ; ; DID[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U6 ; ; DID[0] ; ; 3.354 ; 1.375 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.580 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.354 ; 0.774 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.354 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.401 ; 0.183 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.401 ; 2.075 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.401 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.211 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.153 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #17: Setup slack is -1.199 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.914 ; ; Data Required Time ; 0.715 ; ; Slack ; -1.199 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.233 ; ; ; ; ; ; ; Data Delay ; 1.414 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.414 ; 100 ; 0.000 ; 0.783 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.200 ; 46 ; 0.000 ; 2.098 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W2 ; ; DI[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W2 ; ; DI[1] ; ; 1.914 ; 1.414 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.131 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.914 ; 0.783 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.914 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.972 ; 0.233 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.972 ; 2.098 ; RR ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.972 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.782 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.715 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #18: Setup slack is -1.197 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.339 ; ; Data Required Time ; 2.142 ; ; Slack ; -1.197 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.171 ; ; ; ; ; ; ; Data Delay ; 1.360 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.360 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.171 ; 46 ; 0.000 ; 2.063 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA8 ; ; DID[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA8 ; ; DID[6] ; ; 3.339 ; 1.360 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.560 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.339 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.339 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.389 ; 0.171 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.389 ; 2.063 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.389 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.199 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.142 ; -0.057 ; ; uTsu ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #19: Setup slack is -1.195 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.351 ; ; Data Required Time ; 2.156 ; ; Slack ; -1.195 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.190 ; ; ; ; ; ; ; Data Delay ; 1.372 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.372 ; 100 ; 0.000 ; 0.781 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 3.351 ; 1.372 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.351 ; 0.781 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.351 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.408 ; 0.190 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.408 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.408 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.218 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.156 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #20: Setup slack is -1.191 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.334 ; ; Data Required Time ; 2.143 ; ; Slack ; -1.191 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.174 ; ; ; ; ; ; ; Data Delay ; 1.355 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.355 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.174 ; 46 ; 0.000 ; 2.066 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB3 ; ; DI[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB3 ; ; DI[4] ; ; 3.334 ; 1.355 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.550 ; 0.571 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.334 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.334 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.392 ; 0.174 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.392 ; 2.066 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.392 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.202 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.143 ; -0.059 ; ; uTsu ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #21: Setup slack is -1.189 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.901 ; ; Data Required Time ; 0.712 ; ; Slack ; -1.189 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.234 ; ; ; ; ; ; ; Data Delay ; 1.401 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.401 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.201 ; 46 ; 0.000 ; 2.099 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U3 ; ; DID[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U3 ; ; DID[1] ; ; 1.901 ; 1.401 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.901 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.901 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.973 ; 0.234 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.973 ; 2.099 ; RR ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.973 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.783 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.712 ; -0.071 ; ; uTsu ; 0 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #22: Setup slack is -1.189 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.328 ; ; Data Required Time ; 2.139 ; ; Slack ; -1.189 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.171 ; ; ; ; ; ; ; Data Delay ; 1.349 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.349 ; 100 ; 0.000 ; 0.758 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.171 ; 46 ; 0.000 ; 2.063 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W7 ; ; DID[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W7 ; ; DID[3] ; ; 3.328 ; 1.349 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.328 ; 0.758 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.328 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.389 ; 0.171 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.389 ; 2.063 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.389 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.199 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.139 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #23: Setup slack is -1.184 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.344 ; ; Data Required Time ; 2.160 ; ; Slack ; -1.184 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.190 ; ; ; ; ; ; ; Data Delay ; 1.365 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.365 ; 100 ; 0.000 ; 0.774 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U14 ; ; DQD[0] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U14 ; ; DQD[0] ; ; 3.344 ; 1.365 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.344 ; 0.774 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.344 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.408 ; 0.190 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.408 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.408 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.218 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.160 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #24: Setup slack is -1.177 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.891 ; ; Data Required Time ; 0.714 ; ; Slack ; -1.177 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.234 ; ; ; ; ; ; ; Data Delay ; 1.391 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.391 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.201 ; 46 ; 0.000 ; 2.099 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA1 ; ; DI[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA1 ; ; DI[3] ; ; 1.891 ; 1.391 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.891 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.891 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.973 ; 0.234 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.973 ; 2.099 ; RR ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.973 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.783 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.714 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #25: Setup slack is -1.175 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.910 ; ; Data Required Time ; 0.735 ; ; Slack ; -1.175 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.251 ; ; ; ; ; ; ; Data Delay ; 1.410 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.410 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.218 ; 46 ; 0.000 ; 2.116 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_V15 ; ; DQD[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_V15 ; ; DQD[7] ; ; 1.910 ; 1.410 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.131 ; 0.631 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.910 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.910 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.990 ; 0.251 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.990 ; 2.116 ; RR ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.990 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.800 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.735 ; -0.065 ; ; uTsu ; 0 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #26: Setup slack is -1.174 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.905 ; ; Data Required Time ; 0.731 ; ; Slack ; -1.174 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.250 ; ; ; ; ; ; ; Data Delay ; 1.405 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.405 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.217 ; 46 ; 0.000 ; 2.115 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA13 ; ; DQD[2] ; ; 1.905 ; 1.405 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.905 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.905 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.989 ; 0.250 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.989 ; 2.115 ; RR ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.989 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.799 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.731 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #27: Setup slack is -1.173 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.325 ; ; Data Required Time ; 2.152 ; ; Slack ; -1.173 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.185 ; ; ; ; ; ; ; Data Delay ; 1.346 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.346 ; 100 ; 0.000 ; 0.785 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.185 ; 46 ; 0.000 ; 2.077 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_T11 ; ; DQ[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_T11 ; ; DQ[2] ; ; 3.325 ; 1.346 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.325 ; 0.785 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.325 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.403 ; 0.185 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.403 ; 2.077 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.403 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.213 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.152 ; -0.061 ; ; uTsu ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #28: Setup slack is -1.171 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.885 ; ; Data Required Time ; 0.714 ; ; Slack ; -1.171 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.235 ; ; ; ; ; ; ; Data Delay ; 1.385 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.385 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.202 ; 46 ; 0.000 ; 2.100 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U8 ; ; DQ[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U8 ; ; DQ[0] ; ; 1.885 ; 1.385 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.885 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.885 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.974 ; 0.235 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.974 ; 2.100 ; RR ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.974 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.784 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.714 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #29: Setup slack is -1.170 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.328 ; ; Data Required Time ; 2.158 ; ; Slack ; -1.170 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.190 ; ; ; ; ; ; ; Data Delay ; 1.349 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.349 ; 100 ; 0.000 ; 0.758 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_V13 ; ; DQ[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_V13 ; ; DQ[7] ; ; 3.328 ; 1.349 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.570 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.328 ; 0.758 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.328 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.408 ; 0.190 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.408 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.408 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.218 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.158 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #30: Setup slack is -1.166 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.340 ; ; Data Required Time ; 2.174 ; ; Slack ; -1.166 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.208 ; ; ; ; ; ; ; Data Delay ; 1.361 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.361 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.208 ; 47 ; 0.000 ; 2.100 ; ; Cell ; ; 8 ; 2.534 ; 53 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 3.340 ; 1.361 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.560 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.340 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.340 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.426 ; 0.208 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.426 ; 2.100 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.426 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.236 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.174 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #31: Setup slack is -1.166 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.880 ; ; Data Required Time ; 0.714 ; ; Slack ; -1.166 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.230 ; ; ; ; ; ; ; Data Delay ; 1.380 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.380 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.095 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_R1 ; ; DI[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_R1 ; ; DI[0] ; ; 1.880 ; 1.380 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.880 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.880 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.969 ; 0.230 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.969 ; 2.095 ; RR ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.969 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.779 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.714 ; -0.065 ; ; uTsu ; 0 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #32: Setup slack is -1.163 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.326 ; ; Data Required Time ; 2.163 ; ; Slack ; -1.163 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.197 ; ; ; ; ; ; ; Data Delay ; 1.347 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.347 ; 100 ; 0.000 ; 0.786 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.089 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 3.326 ; 1.347 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.326 ; 0.786 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.326 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.415 ; 0.197 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.415 ; 2.089 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.415 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.225 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.163 ; -0.062 ; ; uTsu ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #33: Setup slack is -1.162 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.309 ; ; Data Required Time ; 2.147 ; ; Slack ; -1.162 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.179 ; ; ; ; ; ; ; Data Delay ; 1.330 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.330 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.179 ; 46 ; 0.000 ; 2.071 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB8 ; ; DID[7] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB8 ; ; DID[7] ; ; 3.309 ; 1.330 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.309 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.309 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.397 ; 0.179 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.397 ; 2.071 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.397 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.207 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.147 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #34: Setup slack is -1.161 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.870 ; ; Data Required Time ; 0.709 ; ; Slack ; -1.161 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.228 ; ; ; ; ; ; ; Data Delay ; 1.370 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.370 ; 100 ; 0.000 ; 0.759 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.195 ; 46 ; 0.000 ; 2.093 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y2 ; ; DI[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y2 ; ; DI[2] ; ; 1.870 ; 1.370 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.870 ; 0.759 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.870 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.967 ; 0.228 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.967 ; 2.093 ; RR ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.967 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.777 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.709 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #35: Setup slack is -1.157 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.875 ; ; Data Required Time ; 0.718 ; ; Slack ; -1.157 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.236 ; ; ; ; ; ; ; Data Delay ; 1.375 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.375 ; 100 ; 0.000 ; 0.774 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.203 ; 46 ; 0.000 ; 2.101 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U6 ; ; DID[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U6 ; ; DID[0] ; ; 1.875 ; 1.375 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.875 ; 0.774 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.875 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.975 ; 0.236 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.975 ; 2.101 ; RR ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.975 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.785 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.718 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #36: Setup slack is -1.156 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.314 ; ; Data Required Time ; 2.158 ; ; Slack ; -1.156 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.190 ; ; ; ; ; ; ; Data Delay ; 1.335 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.335 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.190 ; 46 ; 0.000 ; 2.082 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_U16 ; ; DID[2] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_U16 ; ; DID[2] ; ; 3.314 ; 1.335 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.314 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.314 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.408 ; 0.190 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.408 ; 2.082 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.408 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.218 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.158 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #37: Setup slack is -1.155 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.885 ; ; Data Required Time ; 0.730 ; ; Slack ; -1.155 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.250 ; ; ; ; ; ; ; Data Delay ; 1.385 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.385 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.217 ; 46 ; 0.000 ; 2.115 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y7 ; ; DID[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y7 ; ; DID[4] ; ; 1.885 ; 1.385 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.885 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.885 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.989 ; 0.250 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.989 ; 2.115 ; RR ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.989 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.799 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.730 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #38: Setup slack is -1.152 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.884 ; ; Data Required Time ; 0.732 ; ; Slack ; -1.152 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.252 ; ; ; ; ; ; ; Data Delay ; 1.384 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.384 ; 100 ; 0.000 ; 0.783 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.219 ; 46 ; 0.000 ; 2.117 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y10 ; ; DQ[3] ; ; 1.884 ; 1.384 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.101 ; 0.601 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.884 ; 0.783 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.884 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.991 ; 0.252 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.991 ; 2.117 ; RR ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.991 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.801 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.732 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #39: Setup slack is -1.152 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.877 ; ; Data Required Time ; 0.725 ; ; Slack ; -1.152 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.243 ; ; ; ; ; ; ; Data Delay ; 1.377 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.377 ; 100 ; 0.000 ; 0.756 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.210 ; 46 ; 0.000 ; 2.108 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y4 ; ; DI[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y4 ; ; DI[6] ; ; 1.877 ; 1.377 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.877 ; 0.756 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.877 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.982 ; 0.243 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.982 ; 2.108 ; RR ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.982 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.792 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.725 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #40: Setup slack is -1.151 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.891 ; ; Data Required Time ; 0.740 ; ; Slack ; -1.151 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.257 ; ; ; ; ; ; ; Data Delay ; 1.391 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.391 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.224 ; 46 ; 0.000 ; 2.122 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W4 ; ; DI[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W4 ; ; DI[5] ; ; 1.891 ; 1.391 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.891 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.891 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.996 ; 0.257 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.996 ; 2.122 ; RR ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.996 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.806 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.740 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #41: Setup slack is -1.150 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.311 ; ; Data Required Time ; 2.161 ; ; Slack ; -1.150 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.191 ; ; ; ; ; ; ; Data Delay ; 1.332 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.332 ; 100 ; 0.000 ; 0.771 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.191 ; 46 ; 0.000 ; 2.083 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 3.311 ; 1.332 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.311 ; 0.771 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.311 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.409 ; 0.191 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.409 ; 2.083 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.409 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.219 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.161 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #42: Setup slack is -1.148 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.301 ; ; Data Required Time ; 2.153 ; ; Slack ; -1.148 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.185 ; ; ; ; ; ; ; Data Delay ; 1.322 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.322 ; 100 ; 0.000 ; 0.771 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.185 ; 46 ; 0.000 ; 2.077 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_W9 ; ; DQ[1] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_W9 ; ; DQ[1] ; ; 3.301 ; 1.322 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.301 ; 0.771 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.301 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+-------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.403 ; 0.185 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.403 ; 2.077 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.403 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.213 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.153 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+-------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #43: Setup slack is -1.148 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.892 ; ; Data Required Time ; 0.744 ; ; Slack ; -1.148 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.263 ; ; ; ; ; ; ; Data Delay ; 1.392 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.392 ; 100 ; 0.000 ; 0.771 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.230 ; 46 ; 0.000 ; 2.128 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_R17 ; ; DID[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_R17 ; ; DID[5] ; ; 1.892 ; 1.392 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.121 ; 0.621 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.892 ; 0.771 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.892 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 1.002 ; 0.263 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 1.002 ; 2.128 ; RR ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 1.002 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.812 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.744 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #44: Setup slack is -1.146 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.874 ; ; Data Required Time ; 0.728 ; ; Slack ; -1.146 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.248 ; ; ; ; ; ; ; Data Delay ; 1.374 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.374 ; 100 ; 0.000 ; 0.783 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.215 ; 46 ; 0.000 ; 2.113 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB5 ; ; DI[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB5 ; ; DI[7] ; ; 1.874 ; 1.374 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.874 ; 0.783 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.874 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.987 ; 0.248 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.987 ; 2.113 ; RR ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.987 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.797 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.728 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #45: Setup slack is -1.145 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.890 ; ; Data Required Time ; 0.745 ; ; Slack ; -1.145 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.262 ; ; ; ; ; ; ; Data Delay ; 1.390 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.390 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.229 ; 46 ; 0.000 ; 2.127 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W13 ; ; DQD[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W13 ; ; DQD[1] ; ; 1.890 ; 1.390 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.111 ; 0.611 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.890 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.890 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 1.001 ; 0.262 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 1.001 ; 2.127 ; RR ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 1.001 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.811 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.745 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #46: Setup slack is -1.145 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.319 ; ; Data Required Time ; 2.174 ; ; Slack ; -1.145 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.206 ; ; ; ; ; ; ; Data Delay ; 1.340 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.340 ; 100 ; 0.000 ; 0.759 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.206 ; 47 ; 0.000 ; 2.098 ; ; Cell ; ; 8 ; 2.534 ; 53 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 3.319 ; 1.340 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.560 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.319 ; 0.759 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.319 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.424 ; 0.206 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.424 ; 2.098 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.424 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.234 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.174 ; -0.060 ; ; uTsu ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #47: Setup slack is -1.144 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.310 ; ; Data Required Time ; 2.166 ; ; Slack ; -1.144 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.196 ; ; ; ; ; ; ; Data Delay ; 1.331 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.331 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.196 ; 46 ; 0.000 ; 2.088 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 3.310 ; 1.331 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.530 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.310 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.310 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.414 ; 0.196 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.414 ; 2.088 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.414 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.224 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.166 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #48: Setup slack is -1.138 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.860 ; ; Data Required Time ; 0.722 ; ; Slack ; -1.138 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.239 ; ; ; ; ; ; ; Data Delay ; 1.360 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.360 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.206 ; 46 ; 0.000 ; 2.104 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA8 ; ; DID[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA8 ; ; DID[6] ; ; 1.860 ; 1.360 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.081 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.860 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.860 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.978 ; 0.239 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.978 ; 2.104 ; RR ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.978 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.788 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.722 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #49: Setup slack is -1.135 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.861 ; ; Data Required Time ; 0.726 ; ; Slack ; -1.135 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.248 ; ; ; ; ; ; ; Data Delay ; 1.361 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.361 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.215 ; 46 ; 0.000 ; 2.113 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB10 ; ; DQ[4] ; ; 1.861 ; 1.361 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.081 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.861 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.861 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.987 ; 0.248 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.987 ; 2.113 ; RR ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.987 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.797 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.726 ; -0.071 ; ; uTsu ; 0 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #50: Setup slack is -1.131 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.849 ; ; Data Required Time ; 0.718 ; ; Slack ; -1.131 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.238 ; ; ; ; ; ; ; Data Delay ; 1.349 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.349 ; 100 ; 0.000 ; 0.758 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.205 ; 46 ; 0.000 ; 2.103 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W7 ; ; DID[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W7 ; ; DID[3] ; ; 1.849 ; 1.349 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y10_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.849 ; 0.758 ; FF ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.849 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.977 ; 0.238 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.977 ; 2.103 ; RR ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.977 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.787 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.718 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #51: Setup slack is -1.131 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.872 ; ; Data Required Time ; 0.741 ; ; Slack ; -1.131 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.262 ; ; ; ; ; ; ; Data Delay ; 1.372 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.372 ; 100 ; 0.000 ; 0.781 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.229 ; 46 ; 0.000 ; 2.127 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y12 ; ; DQ[5] ; ; 1.872 ; 1.372 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y43_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.872 ; 0.781 ; FF ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.872 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 1.001 ; 0.262 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 1.001 ; 2.127 ; RR ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 1.001 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.811 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.741 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #52: Setup slack is -1.129 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; dclk_ext_virt (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Data Arrival Time ; 3.296 ; ; Data Required Time ; 2.167 ; ; Slack ; -1.129 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.197 ; ; ; ; ; ; ; Data Delay ; 1.317 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.317 ; 100 ; 0.000 ; 0.756 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.197 ; 46 ; 0.000 ; 2.089 ; ; Cell ; ; 8 ; 2.534 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 1.479 ; 1.479 ; ; ; ; ; ; launch edge time ; ; 1.479 ; 0.000 ; ; ; ; ; ; clock path ; ; 1.479 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 1.479 ; 0.000 ; ; ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 1.979 ; 0.500 ; F ; iExt ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 3.296 ; 1.317 ; ; ; ; ; ; data path ; ; 1.979 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.540 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.296 ; 0.756 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.296 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+--------------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; latch edge time ; ; 2.415 ; 0.197 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.890 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.461 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.462 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -1.072 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -0.235 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -0.235 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -0.127 ; 0.108 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 0.326 ; 0.453 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 2.415 ; 2.089 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 2.415 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 2.225 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 2.167 ; -0.058 ; ; uTsu ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #53: Setup slack is -1.127 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[0] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.865 ; ; Data Required Time ; 0.738 ; ; Slack ; -1.127 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.256 ; ; ; ; ; ; ; Data Delay ; 1.365 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.365 ; 100 ; 0.000 ; 0.774 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.223 ; 46 ; 0.000 ; 2.121 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U14 ; ; DQD[0] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U14 ; ; DQD[0] ; ; 1.865 ; 1.365 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.865 ; 0.774 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.865 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.995 ; 0.256 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.995 ; 2.121 ; RR ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.995 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.805 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.738 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #54: Setup slack is -1.125 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DI[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.855 ; ; Data Required Time ; 0.730 ; ; Slack ; -1.125 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.249 ; ; ; ; ; ; ; Data Delay ; 1.355 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.355 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.216 ; 46 ; 0.000 ; 2.114 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB3 ; ; DI[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB3 ; ; DI[4] ; ; 1.855 ; 1.355 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.071 ; 0.571 ; FF ; CELL ; 2 ; IOIBUF_X38_Y14_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.855 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.855 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.988 ; 0.249 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.988 ; 2.114 ; RR ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.988 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.798 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.730 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #55: Setup slack is -1.120 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[5] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.847 ; ; Data Required Time ; 0.727 ; ; Slack ; -1.120 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.248 ; ; ; ; ; ; ; Data Delay ; 1.347 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.347 ; 100 ; 0.000 ; 0.786 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.215 ; 46 ; 0.000 ; 2.113 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB15 ; ; DQD[5] ; ; 1.847 ; 1.347 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y35_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.847 ; 0.786 ; FF ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.847 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.987 ; 0.248 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.987 ; 2.113 ; RR ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.987 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.797 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.727 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #56: Setup slack is -1.112 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.849 ; ; Data Required Time ; 0.737 ; ; Slack ; -1.112 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.257 ; ; ; ; ; ; ; Data Delay ; 1.349 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.349 ; 100 ; 0.000 ; 0.758 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.224 ; 46 ; 0.000 ; 2.122 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_V13 ; ; DQ[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_V13 ; ; DQ[7] ; ; 1.849 ; 1.349 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.091 ; 0.591 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.849 ; 0.758 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.849 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.996 ; 0.257 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.996 ; 2.122 ; RR ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.996 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.806 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.737 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #57: Setup slack is -1.109 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.840 ; ; Data Required Time ; 0.731 ; ; Slack ; -1.109 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.250 ; ; ; ; ; ; ; Data Delay ; 1.340 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.340 ; 100 ; 0.000 ; 0.759 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.217 ; 46 ; 0.000 ; 2.115 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA16 ; ; DQD[6] ; ; 1.840 ; 1.340 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.081 ; 0.581 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N47 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.840 ; 0.759 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.840 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.989 ; 0.250 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.989 ; 2.115 ; RR ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.989 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.799 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.731 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #58: Setup slack is -1.108 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.846 ; ; Data Required Time ; 0.738 ; ; Slack ; -1.108 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.259 ; ; ; ; ; ; ; Data Delay ; 1.346 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.346 ; 100 ; 0.000 ; 0.785 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.226 ; 46 ; 0.000 ; 2.124 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_T11 ; ; DQ[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_T11 ; ; DQ[2] ; ; 1.846 ; 1.346 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y8_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.846 ; 0.785 ; FF ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.846 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.998 ; 0.259 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.998 ; 2.124 ; RR ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.998 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.808 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.738 ; -0.070 ; ; uTsu ; 0 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #59: Setup slack is -1.098 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[4] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.831 ; ; Data Required Time ; 0.733 ; ; Slack ; -1.098 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.250 ; ; ; ; ; ; ; Data Delay ; 1.331 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.331 ; 100 ; 0.000 ; 0.780 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.217 ; 46 ; 0.000 ; 2.115 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_Y14 ; ; DQD[4] ; ; 1.831 ; 1.331 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y39_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.831 ; 0.780 ; FF ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.831 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.989 ; 0.250 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.989 ; 2.115 ; RR ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.989 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.799 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.733 ; -0.066 ; ; uTsu ; 0 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #60: Setup slack is -1.097 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQD[3] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.832 ; ; Data Required Time ; 0.735 ; ; Slack ; -1.097 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.253 ; ; ; ; ; ; ; Data Delay ; 1.332 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.332 ; 100 ; 0.000 ; 0.771 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.220 ; 46 ; 0.000 ; 2.118 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB14 ; ; DQD[3] ; ; 1.832 ; 1.332 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y33_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.832 ; 0.771 ; FF ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.832 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.992 ; 0.253 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.992 ; 2.118 ; RR ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.992 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.802 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.735 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #61: Setup slack is -1.093 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[2] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.835 ; ; Data Required Time ; 0.742 ; ; Slack ; -1.093 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.262 ; ; ; ; ; ; ; Data Delay ; 1.335 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.335 ; 100 ; 0.000 ; 0.784 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.229 ; 46 ; 0.000 ; 2.127 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_U16 ; ; DID[2] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_U16 ; ; DID[2] ; ; 1.835 ; 1.335 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y41_N62 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.835 ; 0.784 ; FF ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.835 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 1.001 ; 0.262 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 1.001 ; 2.127 ; RR ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 1.001 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.811 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.742 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #62: Setup slack is -1.084 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[6] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.817 ; ; Data Required Time ; 0.733 ; ; Slack ; -1.084 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.251 ; ; ; ; ; ; ; Data Delay ; 1.317 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.317 ; 100 ; 0.000 ; 0.756 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.218 ; 46 ; 0.000 ; 2.116 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AA12 ; ; DQ[6] ; ; 1.817 ; 1.317 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.061 ; 0.561 ; FF ; CELL ; 2 ; IOIBUF_X38_Y37_N32 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.817 ; 0.756 ; FF ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.817 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.990 ; 0.251 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.990 ; 2.116 ; RR ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.990 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.800 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.733 ; -0.067 ; ; uTsu ; 0 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #63: Setup slack is -1.081 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DQ[1] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.822 ; ; Data Required Time ; 0.741 ; ; Slack ; -1.081 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.260 ; ; ; ; ; ; ; Data Delay ; 1.322 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.322 ; 100 ; 0.000 ; 0.771 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.227 ; 46 ; 0.000 ; 2.125 ; ; Cell ; ; 8 ; 2.567 ; 54 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_W9 ; ; DQ[1] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_W9 ; ; DQ[1] ; ; 1.822 ; 1.322 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y6_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.822 ; 0.771 ; FF ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.822 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+-------------------+-------+---------------------------------------------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 0.999 ; 0.260 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 0.999 ; 2.125 ; RR ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 0.999 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.809 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.741 ; -0.068 ; ; uTsu ; 0 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+-------------------+------------+---------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #64: Setup slack is -1.075 (VIOLATED) =============================================================================== +-------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; DID[7] ; ; To Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; Launch Clock ; dclk_ext_virt ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 1.830 ; ; Data Required Time ; 0.755 ; ; Slack ; -1.075 (VIOLATED) ; +--------------------+----------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 0.739 ; ; ; ; ; ; ; Clock Skew ; 0.275 ; ; ; ; ; ; ; Data Delay ; 1.330 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.330 ; 100 ; 0.000 ; 0.779 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.242 ; 47 ; 0.000 ; 2.140 ; ; Cell ; ; 8 ; 2.567 ; 53 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.000 ; 0.000 ; ; ; ; ; ; launch edge time ; ; 0.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 0.000 ; 0.000 ; R ; ; ; ; ; clock network delay ; ; 0.000 ; 0.000 ; ; ; 1 ; PIN_AB8 ; ; DID[7] ; ; 0.500 ; 0.500 ; F ; iExt ; 1 ; PIN_AB8 ; ; DID[7] ; ; 1.830 ; 1.330 ; ; ; ; ; ; data path ; ; 0.500 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 1.051 ; 0.551 ; FF ; CELL ; 2 ; IOIBUF_X38_Y16_N17 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 1.830 ; 0.779 ; FF ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 1.830 ; 0.000 ; FF ; CELL ; 0 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +---------+---------+----+------+--------+--------------------+-------+----------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ; 0.739 ; 0.739 ; ; ; ; ; ; latch edge time ; ; 1.014 ; 0.275 ; ; ; ; ; ; clock path ; ; 0.739 ; 0.000 ; ; ; ; ; ; source latency ; ; 0.739 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 0.739 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 1.335 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 1.411 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 1.982 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 1.983 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -2.551 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; -1.714 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; -1.714 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; -1.612 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; -1.126 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 1.014 ; 2.140 ; RR ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 1.014 ; 0.000 ; RR ; CELL ; 0 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; ; 0.824 ; -0.190 ; ; ; ; ; ; clock uncertainty ; ; 0.755 ; -0.069 ; ; uTsu ; 0 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr ; +----------+----------+----+------+--------+--------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #65: Setup slack is -0.428 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.718 ; ; Data Required Time ; 5.290 ; ; Slack ; -0.428 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.261 ; ; ; ; ; ; ; Data Delay ; 2.061 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.481 ; 46 ; 0.000 ; 2.356 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.543 ; 26 ; 0.543 ; 0.543 ; ; Cell ; ; 2 ; 0.641 ; 31 ; 0.000 ; 0.641 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.035 ; 44 ; 0.000 ; 1.933 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.657 ; 1.439 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.657 ; 2.356 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.657 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.718 ; 2.061 ; ; ; ; ; ; data path ; ; 4.534 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.175 ; 0.641 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[0] ; ; 5.718 ; 0.543 ; FF ; IC ; 1 ; FF_X37_Y41_N28 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4]|d ; ; 5.718 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y41_N28 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.875 ; 1.178 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.765 ; 1.933 ; RR ; IC ; 1 ; FF_X37_Y41_N28 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4]|clk ; ; 3.765 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y41_N28 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[4] ; ; 4.875 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.825 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.290 ; 0.465 ; ; uTsu ; 1 ; FF_X37_Y41_N28 ; ; i_adc|i_adc_channel_top|dq_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #66: Setup slack is -0.417 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.624 ; ; Data Required Time ; 5.207 ; ; Slack ; -0.417 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.261 ; ; ; ; ; ; ; Data Delay ; 1.967 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.481 ; 46 ; 0.000 ; 2.356 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.555 ; 28 ; 0.555 ; 0.555 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.868 ; 44 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.035 ; 44 ; 0.000 ; 1.933 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.657 ; 1.439 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.657 ; 2.356 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.657 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.624 ; 1.967 ; ; ; ; ; ; data path ; ; 4.525 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.069 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[1] ; ; 5.624 ; 0.555 ; FF ; IC ; 1 ; FF_X37_Y41_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4]|asdata ; ; 5.624 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y41_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.875 ; 1.178 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.765 ; 1.933 ; RR ; IC ; 1 ; FF_X37_Y41_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4]|clk ; ; 3.765 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y41_N8 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[4] ; ; 4.875 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.825 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.207 ; 0.382 ; ; uTsu ; 1 ; FF_X37_Y41_N8 ; ; i_adc|i_adc_channel_top|dq_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #67: Setup slack is -0.412 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.630 ; ; Data Required Time ; 5.218 ; ; Slack ; -0.412 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.993 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.568 ; 28 ; 0.568 ; 0.568 ; ; Cell ; ; 2 ; 0.546 ; 27 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.879 ; 44 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.043 ; 44 ; 0.000 ; 1.941 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.630 ; 1.993 ; ; ; ; ; ; data path ; ; 4.516 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.062 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[0] ; ; 5.630 ; 0.568 ; FF ; IC ; 1 ; FF_X37_Y54_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0]|asdata ; ; 5.630 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y54_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.883 ; 1.186 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.773 ; 1.941 ; RR ; IC ; 1 ; FF_X37_Y54_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0]|clk ; ; 3.773 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y54_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[0] ; ; 4.883 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.833 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.218 ; 0.385 ; ; uTsu ; 1 ; FF_X37_Y54_N5 ; ; i_adc|i_adc_channel_top|dqd_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #68: Setup slack is -0.409 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.618 ; ; Data Required Time ; 5.209 ; ; Slack ; -0.409 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 1.986 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.563 ; 28 ; 0.563 ; 0.563 ; ; Cell ; ; 2 ; 0.546 ; 27 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.877 ; 44 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.618 ; 1.986 ; ; ; ; ; ; data path ; ; 4.509 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.055 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[0] ; ; 5.618 ; 0.563 ; FF ; IC ; 1 ; FF_X37_Y5_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1]|asdata ; ; 5.618 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1] ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[1] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.209 ; 0.383 ; ; uTsu ; 1 ; FF_X37_Y5_N23 ; ; i_adc|i_adc_channel_top|dq_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #69: Setup slack is -0.404 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.598 ; ; Data Required Time ; 5.194 ; ; Slack ; -0.404 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 1.968 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.454 ; 46 ; 0.000 ; 2.329 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.543 ; 28 ; 0.543 ; 0.543 ; ; Cell ; ; 2 ; 0.546 ; 28 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.879 ; 45 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.630 ; 1.412 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.630 ; 2.329 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.630 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.598 ; 1.968 ; ; ; ; ; ; data path ; ; 4.509 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.055 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[0] ; ; 5.598 ; 0.543 ; FF ; IC ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0]|asdata ; ; 5.598 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0] ; +----------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.861 ; 1.164 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.752 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0]|clk ; ; 3.752 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N43 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[0] ; ; 4.861 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.811 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.194 ; 0.383 ; ; uTsu ; 1 ; FF_X37_Y27_N43 ; ; i_adc|i_adc_channel_top|did_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #70: Setup slack is -0.399 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.704 ; ; Data Required Time ; 5.305 ; ; Slack ; -0.399 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 2.067 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.550 ; 27 ; 0.550 ; 0.550 ; ; Cell ; ; 2 ; 0.640 ; 31 ; 0.000 ; 0.640 ; ; uTco ; ; 1 ; 0.877 ; 42 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.704 ; 2.067 ; ; ; ; ; ; data path ; ; 4.514 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.154 ; 0.640 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb46_in[0] ; ; 5.704 ; 0.550 ; FF ; IC ; 1 ; FF_X37_Y58_N10 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5]|d ; ; 5.704 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y58_N10 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.889 ; 1.192 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.778 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y58_N10 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5]|clk ; ; 3.778 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y58_N10 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[5] ; ; 4.889 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.839 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.305 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y58_N10 ; ; i_adc|i_adc_channel_top|dq_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #71: Setup slack is -0.395 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.673 ; ; Data Required Time ; 5.278 ; ; Slack ; -0.395 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.250 ; ; ; ; ; ; ; Data Delay ; 2.042 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.455 ; 46 ; 0.000 ; 2.330 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.525 ; 26 ; 0.525 ; 0.525 ; ; Cell ; ; 2 ; 0.640 ; 31 ; 0.000 ; 0.640 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.021 ; 44 ; 0.000 ; 1.919 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.631 ; 1.413 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.631 ; 2.330 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.631 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.673 ; 2.042 ; ; ; ; ; ; data path ; ; 4.508 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.148 ; 0.640 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb34_in[0] ; ; 5.673 ; 0.525 ; FF ; IC ; 1 ; FF_X37_Y26_N34 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3]|d ; ; 5.673 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y26_N34 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.860 ; 1.163 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.751 ; 1.919 ; RR ; IC ; 1 ; FF_X37_Y26_N34 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3]|clk ; ; 3.751 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y26_N34 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[3] ; ; 4.860 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.810 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.278 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y26_N34 ; ; i_adc|i_adc_channel_top|di_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #72: Setup slack is -0.395 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.587 ; ; Data Required Time ; 5.192 ; ; Slack ; -0.395 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.250 ; ; ; ; ; ; ; Data Delay ; 1.956 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.455 ; 46 ; 0.000 ; 2.330 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.543 ; 28 ; 0.543 ; 0.543 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.869 ; 44 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.021 ; 44 ; 0.000 ; 1.919 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.631 ; 1.413 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.631 ; 2.330 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.631 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.587 ; 1.956 ; ; ; ; ; ; data path ; ; 4.500 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.044 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb34_in[1] ; ; 5.587 ; 0.543 ; FF ; IC ; 1 ; FF_X37_Y26_N49 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3]|asdata ; ; 5.587 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y26_N49 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.860 ; 1.163 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.751 ; 1.919 ; RR ; IC ; 1 ; FF_X37_Y26_N49 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3]|clk ; ; 3.751 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y26_N49 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[3] ; ; 4.860 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.810 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.192 ; 0.382 ; ; uTsu ; 1 ; FF_X37_Y26_N49 ; ; i_adc|i_adc_channel_top|di_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #73: Setup slack is -0.392 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.667 ; ; Data Required Time ; 5.275 ; ; Slack ; -0.392 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.234 ; ; ; ; ; ; ; Data Delay ; 2.053 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.438 ; 46 ; 0.000 ; 2.313 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.535 ; 26 ; 0.535 ; 0.535 ; ; Cell ; ; 2 ; 0.641 ; 31 ; 0.000 ; 0.641 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.020 ; 44 ; 0.000 ; 1.918 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.614 ; 1.396 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.614 ; 2.313 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.614 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.667 ; 2.053 ; ; ; ; ; ; data path ; ; 4.491 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.132 ; 0.641 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[0] ; ; 5.667 ; 0.535 ; FF ; IC ; 1 ; FF_X37_Y14_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1]|d ; ; 5.667 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y14_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.859 ; 1.162 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.750 ; 1.918 ; RR ; IC ; 1 ; FF_X37_Y14_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1]|clk ; ; 3.750 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y14_N56 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[1] ; ; 4.859 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.809 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.275 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y14_N56 ; ; i_adc|i_adc_channel_top|did_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #74: Setup slack is -0.392 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.683 ; ; Data Required Time ; 5.291 ; ; Slack ; -0.392 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 2.038 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.592 ; 29 ; 0.592 ; 0.592 ; ; Cell ; ; 2 ; 0.569 ; 28 ; 0.000 ; 0.569 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.683 ; 2.038 ; ; ; ; ; ; data path ; ; 4.522 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.091 ; 0.569 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb26_in[0] ; ; 5.683 ; 0.592 ; FF ; IC ; 1 ; FF_X37_Y49_N29 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5]|d ; ; 5.683 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y49_N29 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y49_N29 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y49_N29 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[5] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.291 ; 0.465 ; ; uTsu ; 1 ; FF_X37_Y49_N29 ; ; i_adc|i_adc_channel_top|dqd_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #75: Setup slack is -0.381 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.657 ; ; Data Required Time ; 5.276 ; ; Slack ; -0.381 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 2.027 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.454 ; 46 ; 0.000 ; 2.329 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.584 ; 29 ; 0.584 ; 0.584 ; ; Cell ; ; 2 ; 0.568 ; 28 ; 0.000 ; 0.568 ; ; uTco ; ; 1 ; 0.875 ; 43 ; 0.875 ; 0.875 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.630 ; 1.412 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.630 ; 2.329 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.630 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.657 ; 2.027 ; ; ; ; ; ; data path ; ; 4.505 ; 0.875 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.073 ; 0.568 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb38_in[0] ; ; 5.657 ; 0.584 ; FF ; IC ; 1 ; FF_X37_Y27_N29 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0]|d ; ; 5.657 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N29 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0] ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.861 ; 1.164 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.752 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N29 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0]|clk ; ; 3.752 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N29 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[0] ; ; 4.861 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.811 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.276 ; 0.465 ; ; uTsu ; 1 ; FF_X37_Y27_N29 ; ; i_adc|i_adc_channel_top|dq_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #76: Setup slack is -0.373 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.667 ; ; Data Required Time ; 5.294 ; ; Slack ; -0.373 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 2.035 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.590 ; 29 ; 0.590 ; 0.590 ; ; Cell ; ; 2 ; 0.568 ; 28 ; 0.000 ; 0.568 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.667 ; 2.035 ; ; ; ; ; ; data path ; ; 4.509 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.077 ; 0.568 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb2_in[0] ; ; 5.667 ; 0.590 ; FF ; IC ; 1 ; FF_X37_Y5_N40 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2]|d ; ; 5.667 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N40 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2] ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N40 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N40 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[2] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.294 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y5_N40 ; ; i_adc|i_adc_channel_top|dq_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #77: Setup slack is -0.371 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.592 ; ; Data Required Time ; 5.221 ; ; Slack ; -0.371 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.955 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.542 ; 28 ; 0.542 ; 0.542 ; ; Cell ; ; 2 ; 0.545 ; 28 ; 0.000 ; 0.545 ; ; uTco ; ; 1 ; 0.868 ; 44 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y43_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.592 ; 1.955 ; ; ; ; ; ; data path ; ; 4.505 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.050 ; 0.545 ; FF ; CELL ; 1 ; DDIOIN_X38_Y43_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb46_in[1] ; ; 5.592 ; 0.542 ; FF ; IC ; 1 ; FF_X37_Y58_N56 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5]|asdata ; ; 5.592 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y58_N56 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.889 ; 1.192 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.778 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y58_N56 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5]|clk ; ; 3.778 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y58_N56 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[5] ; ; 4.889 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.839 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.221 ; 0.382 ; ; uTsu ; 1 ; FF_X37_Y58_N56 ; ; i_adc|i_adc_channel_top|dq_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #78: Setup slack is -0.370 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.668 ; ; Data Required Time ; 5.298 ; ; Slack ; -0.370 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.225 ; ; ; ; ; ; ; Data Delay ; 2.042 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.526 ; 26 ; 0.526 ; 0.526 ; ; Cell ; ; 2 ; 0.639 ; 31 ; 0.000 ; 0.639 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.040 ; 44 ; 0.000 ; 1.938 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.626 ; 1.408 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.626 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.626 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.668 ; 2.042 ; ; ; ; ; ; data path ; ; 4.503 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.142 ; 0.639 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb10_in[0] ; ; 5.668 ; 0.526 ; FF ; IC ; 1 ; FF_X37_Y9_N34 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7]|d ; ; 5.668 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y9_N34 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.880 ; 1.183 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.770 ; 1.938 ; RR ; IC ; 1 ; FF_X37_Y9_N34 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7]|clk ; ; 3.770 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y9_N34 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[7] ; ; 4.880 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.830 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.298 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y9_N34 ; ; i_adc|i_adc_channel_top|did_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #79: Setup slack is -0.367 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.562 ; ; Data Required Time ; 5.195 ; ; Slack ; -0.367 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.234 ; ; ; ; ; ; ; Data Delay ; 1.948 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.438 ; 46 ; 0.000 ; 2.313 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.536 ; 28 ; 0.536 ; 0.536 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.868 ; 45 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.020 ; 44 ; 0.000 ; 1.918 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.614 ; 1.396 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.614 ; 2.313 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.614 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.562 ; 1.948 ; ; ; ; ; ; data path ; ; 4.482 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.026 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb22_in[1] ; ; 5.562 ; 0.536 ; FF ; IC ; 1 ; FF_X37_Y14_N34 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1]|asdata ; ; 5.562 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y14_N34 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.859 ; 1.162 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.750 ; 1.918 ; RR ; IC ; 1 ; FF_X37_Y14_N34 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1]|clk ; ; 3.750 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y14_N34 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[1] ; ; 4.859 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.809 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.195 ; 0.386 ; ; uTsu ; 1 ; FF_X37_Y14_N34 ; ; i_adc|i_adc_channel_top|did_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #80: Setup slack is -0.364 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.635 ; ; Data Required Time ; 5.271 ; ; Slack ; -0.364 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.257 ; ; ; ; ; ; ; Data Delay ; 2.003 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.576 ; 29 ; 0.576 ; 0.576 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.016 ; 44 ; 0.000 ; 1.914 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.635 ; 2.003 ; ; ; ; ; ; data path ; ; 4.504 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.059 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[1] ; ; 5.635 ; 0.576 ; FF ; IC ; 1 ; FF_X37_Y24_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0]|d ; ; 5.635 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y24_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.854 ; 1.157 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.746 ; 1.914 ; RR ; IC ; 1 ; FF_X37_Y24_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0]|clk ; ; 3.746 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y24_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[0] ; ; 4.854 ; 1.108 ; ; ; ; ; ; clock pessimism removed ; ; 4.804 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.271 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y24_N43 ; ; i_adc|i_adc_channel_top|di_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #81: Setup slack is -0.362 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.658 ; ; Data Required Time ; 5.296 ; ; Slack ; -0.362 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.225 ; ; ; ; ; ; ; Data Delay ; 2.034 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.590 ; 29 ; 0.590 ; 0.590 ; ; Cell ; ; 2 ; 0.567 ; 28 ; 0.000 ; 0.567 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.624 ; 1.406 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.624 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.624 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.658 ; 2.034 ; ; ; ; ; ; data path ; ; 4.501 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.068 ; 0.567 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[0] ; ; 5.658 ; 0.590 ; FF ; IC ; 1 ; FF_X37_Y10_N40 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7]|d ; ; 5.658 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y10_N40 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7] ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.878 ; 1.181 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.768 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y10_N40 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7]|clk ; ; 3.768 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y10_N40 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[7] ; ; 4.878 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.828 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.296 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y10_N40 ; ; i_adc|i_adc_channel_top|di_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #82: Setup slack is -0.360 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.575 ; ; Data Required Time ; 5.215 ; ; Slack ; -0.360 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.225 ; ; ; ; ; ; ; Data Delay ; 1.949 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.537 ; 28 ; 0.537 ; 0.537 ; ; Cell ; ; 2 ; 0.544 ; 28 ; 0.000 ; 0.544 ; ; uTco ; ; 1 ; 0.868 ; 45 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.040 ; 44 ; 0.000 ; 1.938 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.626 ; 1.408 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.626 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y16_N21 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.626 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.575 ; 1.949 ; ; ; ; ; ; data path ; ; 4.494 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.038 ; 0.544 ; FF ; CELL ; 1 ; DDIOIN_X38_Y16_N21 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb10_in[1] ; ; 5.575 ; 0.537 ; FF ; IC ; 1 ; FF_X37_Y9_N41 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7]|asdata ; ; 5.575 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y9_N41 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.880 ; 1.183 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.770 ; 1.938 ; RR ; IC ; 1 ; FF_X37_Y9_N41 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7]|clk ; ; 3.770 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y9_N41 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[7] ; ; 4.880 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.830 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.215 ; 0.385 ; ; uTsu ; 1 ; FF_X37_Y9_N41 ; ; i_adc|i_adc_channel_top|did_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #83: Setup slack is -0.357 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.634 ; ; Data Required Time ; 5.277 ; ; Slack ; -0.357 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 2.004 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.454 ; 46 ; 0.000 ; 2.329 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.526 ; 26 ; 0.526 ; 0.526 ; ; Cell ; ; 2 ; 0.606 ; 30 ; 0.000 ; 0.606 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.630 ; 1.412 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.630 ; 2.329 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.630 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.634 ; 2.004 ; ; ; ; ; ; data path ; ; 4.502 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.108 ; 0.606 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[1] ; ; 5.634 ; 0.526 ; FF ; IC ; 1 ; FF_X37_Y27_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0]|d ; ; 5.634 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0] ; +----------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.861 ; 1.164 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.752 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0]|clk ; ; 3.752 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N14 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[0] ; ; 4.861 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.811 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.277 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y27_N14 ; ; i_adc|i_adc_channel_top|did_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #84: Setup slack is -0.355 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.649 ; ; Data Required Time ; 5.294 ; ; Slack ; -0.355 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 2.005 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.468 ; 46 ; 0.000 ; 2.343 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.578 ; 29 ; 0.578 ; 0.578 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 43 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.644 ; 1.426 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.644 ; 2.343 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.644 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.649 ; 2.005 ; ; ; ; ; ; data path ; ; 4.516 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.071 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[1] ; ; 5.649 ; 0.578 ; FF ; IC ; 1 ; FF_X37_Y39_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4]|d ; ; 5.649 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y39_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.878 ; 1.181 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.768 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y39_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4]|clk ; ; 3.768 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y39_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[4] ; ; 4.878 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.828 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.294 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y39_N44 ; ; i_adc|i_adc_channel_top|dqd_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #85: Setup slack is -0.342 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.639 ; ; Data Required Time ; 5.297 ; ; Slack ; -0.342 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.244 ; ; ; ; ; ; ; Data Delay ; 1.994 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.605 ; 30 ; 0.605 ; 0.605 ; ; Cell ; ; 2 ; 0.510 ; 26 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.879 ; 44 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.040 ; 44 ; 0.000 ; 1.938 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.639 ; 1.994 ; ; ; ; ; ; data path ; ; 4.524 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.034 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[0] ; ; 5.639 ; 0.605 ; FF ; IC ; 1 ; FF_X35_Y38_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6]|d ; ; 5.639 ; 0.000 ; FF ; CELL ; 1 ; FF_X35_Y38_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.880 ; 1.183 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.770 ; 1.938 ; RR ; IC ; 1 ; FF_X35_Y38_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6]|clk ; ; 3.770 ; 0.000 ; RR ; CELL ; 1 ; FF_X35_Y38_N43 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[6] ; ; 4.880 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.830 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.297 ; 0.467 ; ; uTsu ; 1 ; FF_X35_Y38_N43 ; ; i_adc|i_adc_channel_top|dq_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #86: Setup slack is -0.338 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.630 ; ; Data Required Time ; 5.292 ; ; Slack ; -0.338 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 1.998 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.525 ; 26 ; 0.525 ; 0.525 ; ; Cell ; ; 2 ; 0.605 ; 30 ; 0.000 ; 0.605 ; ; uTco ; ; 1 ; 0.868 ; 43 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y6_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.630 ; 1.998 ; ; ; ; ; ; data path ; ; 4.500 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.105 ; 0.605 ; FF ; CELL ; 1 ; DDIOIN_X38_Y6_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[1] ; ; 5.630 ; 0.525 ; FF ; IC ; 1 ; FF_X37_Y5_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1]|d ; ; 5.630 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1] ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[1] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.292 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y5_N14 ; ; i_adc|i_adc_channel_top|dq_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #87: Setup slack is -0.336 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.621 ; ; Data Required Time ; 5.285 ; ; Slack ; -0.336 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.999 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.446 ; 46 ; 0.000 ; 2.321 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.572 ; 29 ; 0.572 ; 0.572 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.031 ; 44 ; 0.000 ; 1.929 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.622 ; 1.404 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.622 ; 2.321 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.622 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.621 ; 1.999 ; ; ; ; ; ; data path ; ; 4.494 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.049 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[1] ; ; 5.621 ; 0.572 ; FF ; IC ; 1 ; FF_X37_Y12_N50 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5]|d ; ; 5.621 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y12_N50 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.870 ; 1.173 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.761 ; 1.929 ; RR ; IC ; 1 ; FF_X37_Y12_N50 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5]|clk ; ; 3.761 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y12_N50 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[5] ; ; 4.870 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.820 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.285 ; 0.465 ; ; uTsu ; 1 ; FF_X37_Y12_N50 ; ; i_adc|i_adc_channel_top|di_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #88: Setup slack is -0.334 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.630 ; ; Data Required Time ; 5.296 ; ; Slack ; -0.334 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 1.985 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.558 ; 28 ; 0.558 ; 0.558 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.039 ; 44 ; 0.000 ; 1.937 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.630 ; 1.985 ; ; ; ; ; ; data path ; ; 4.517 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.072 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[1] ; ; 5.630 ; 0.558 ; FF ; IC ; 1 ; FF_X37_Y51_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7]|d ; ; 5.630 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y51_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.879 ; 1.182 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.769 ; 1.937 ; RR ; IC ; 1 ; FF_X37_Y51_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7]|clk ; ; 3.769 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y51_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[7] ; ; 4.879 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.829 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.296 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y51_N8 ; ; i_adc|i_adc_channel_top|dqd_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #89: Setup slack is -0.334 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.630 ; ; Data Required Time ; 5.296 ; ; Slack ; -0.334 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.244 ; ; ; ; ; ; ; Data Delay ; 1.985 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.588 ; 30 ; 0.588 ; 0.588 ; ; Cell ; ; 2 ; 0.527 ; 27 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.870 ; 44 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.040 ; 44 ; 0.000 ; 1.938 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.630 ; 1.985 ; ; ; ; ; ; data path ; ; 4.515 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.042 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[1] ; ; 5.630 ; 0.588 ; FF ; IC ; 1 ; FF_X35_Y38_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6]|d ; ; 5.630 ; 0.000 ; FF ; CELL ; 1 ; FF_X35_Y38_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.880 ; 1.183 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.770 ; 1.938 ; RR ; IC ; 1 ; FF_X35_Y38_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6]|clk ; ; 3.770 ; 0.000 ; RR ; CELL ; 1 ; FF_X35_Y38_N23 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[6] ; ; 4.880 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.830 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.296 ; 0.466 ; ; uTsu ; 1 ; FF_X35_Y38_N23 ; ; i_adc|i_adc_channel_top|dq_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #90: Setup slack is -0.333 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.613 ; ; Data Required Time ; 5.280 ; ; Slack ; -0.333 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.232 ; ; ; ; ; ; ; Data Delay ; 1.996 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.571 ; 29 ; 0.571 ; 0.571 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.870 ; 44 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.025 ; 44 ; 0.000 ; 1.923 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.617 ; 1.399 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.617 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.617 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.613 ; 1.996 ; ; ; ; ; ; data path ; ; 4.487 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.042 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[1] ; ; 5.613 ; 0.571 ; FF ; IC ; 1 ; FF_X37_Y29_N52 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6]|d ; ; 5.613 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y29_N52 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.864 ; 1.167 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.755 ; 1.923 ; RR ; IC ; 1 ; FF_X37_Y29_N52 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6]|clk ; ; 3.755 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y29_N52 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[6] ; ; 4.864 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.814 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.280 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y29_N52 ; ; i_adc|i_adc_channel_top|did_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #91: Setup slack is -0.328 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.633 ; ; Data Required Time ; 5.305 ; ; Slack ; -0.328 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.996 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.571 ; 29 ; 0.571 ; 0.571 ; ; Cell ; ; 2 ; 0.555 ; 28 ; 0.000 ; 0.555 ; ; uTco ; ; 1 ; 0.870 ; 44 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.633 ; 1.996 ; ; ; ; ; ; data path ; ; 4.507 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.062 ; 0.555 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[1] ; ; 5.633 ; 0.571 ; FF ; IC ; 1 ; FF_X37_Y56_N56 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1]|d ; ; 5.633 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y56_N56 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.889 ; 1.192 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.778 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y56_N56 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1]|clk ; ; 3.778 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y56_N56 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[1] ; ; 4.889 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.839 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.305 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y56_N56 ; ; i_adc|i_adc_channel_top|dqd_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #92: Setup slack is -0.320 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.620 ; ; Data Required Time ; 5.300 ; ; Slack ; -0.320 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.983 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.505 ; 25 ; 0.505 ; 0.505 ; ; Cell ; ; 2 ; 0.606 ; 31 ; 0.000 ; 0.606 ; ; uTco ; ; 1 ; 0.872 ; 44 ; 0.872 ; 0.872 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.043 ; 44 ; 0.000 ; 1.941 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.620 ; 1.983 ; ; ; ; ; ; data path ; ; 4.509 ; 0.872 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.115 ; 0.606 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb36_in[1] ; ; 5.620 ; 0.505 ; FF ; IC ; 1 ; FF_X37_Y54_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0]|d ; ; 5.620 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y54_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.883 ; 1.186 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.773 ; 1.941 ; RR ; IC ; 1 ; FF_X37_Y54_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0]|clk ; ; 3.773 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y54_N44 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[0] ; ; 4.883 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.833 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.300 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y54_N44 ; ; i_adc|i_adc_channel_top|dqd_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #93: Setup slack is -0.317 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.588 ; ; Data Required Time ; 5.271 ; ; Slack ; -0.317 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.257 ; ; ; ; ; ; ; Data Delay ; 1.956 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.522 ; 27 ; 0.522 ; 0.522 ; ; Cell ; ; 2 ; 0.554 ; 28 ; 0.000 ; 0.554 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.016 ; 44 ; 0.000 ; 1.914 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.588 ; 1.956 ; ; ; ; ; ; data path ; ; 4.512 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.066 ; 0.554 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[0] ; ; 5.588 ; 0.522 ; FF ; IC ; 1 ; FF_X37_Y24_N35 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0]|d ; ; 5.588 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y24_N35 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.854 ; 1.157 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.746 ; 1.914 ; RR ; IC ; 1 ; FF_X37_Y24_N35 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0]|clk ; ; 3.746 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y24_N35 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[0] ; ; 4.854 ; 1.108 ; ; ; ; ; ; clock pessimism removed ; ; 4.804 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.271 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y24_N35 ; ; i_adc|i_adc_channel_top|di_l_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #94: Setup slack is -0.310 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.605 ; ; Data Required Time ; 5.295 ; ; Slack ; -0.310 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 1.961 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.468 ; 46 ; 0.000 ; 2.343 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.528 ; 27 ; 0.528 ; 0.528 ; ; Cell ; ; 2 ; 0.553 ; 28 ; 0.000 ; 0.553 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.644 ; 1.426 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.644 ; 2.343 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.644 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.605 ; 1.961 ; ; ; ; ; ; data path ; ; 4.524 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.077 ; 0.553 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[0] ; ; 5.605 ; 0.528 ; FF ; IC ; 1 ; FF_X37_Y39_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4]|d ; ; 5.605 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y39_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.878 ; 1.181 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.768 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y39_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4]|clk ; ; 3.768 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y39_N47 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[4] ; ; 4.878 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.828 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.295 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y39_N47 ; ; i_adc|i_adc_channel_top|dqd_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #95: Setup slack is -0.304 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.600 ; ; Data Required Time ; 5.296 ; ; Slack ; -0.304 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.245 ; ; ; ; ; ; ; Data Delay ; 1.955 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.521 ; 27 ; 0.521 ; 0.521 ; ; Cell ; ; 2 ; 0.554 ; 28 ; 0.000 ; 0.554 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.039 ; 44 ; 0.000 ; 1.937 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.600 ; 1.955 ; ; ; ; ; ; data path ; ; 4.525 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.079 ; 0.554 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb30_in[0] ; ; 5.600 ; 0.521 ; FF ; IC ; 1 ; FF_X37_Y51_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7]|d ; ; 5.600 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y51_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.879 ; 1.182 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.769 ; 1.937 ; RR ; IC ; 1 ; FF_X37_Y51_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7]|clk ; ; 3.769 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y51_N41 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[7] ; ; 4.879 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.829 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.296 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y51_N41 ; ; i_adc|i_adc_channel_top|dqd_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #96: Setup slack is -0.292 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.574 ; ; Data Required Time ; 5.282 ; ; Slack ; -0.292 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.232 ; ; ; ; ; ; ; Data Delay ; 1.957 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.521 ; 27 ; 0.521 ; 0.521 ; ; Cell ; ; 2 ; 0.556 ; 28 ; 0.000 ; 0.556 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.025 ; 44 ; 0.000 ; 1.923 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.617 ; 1.399 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.617 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.617 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.574 ; 1.957 ; ; ; ; ; ; data path ; ; 4.497 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.053 ; 0.556 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[0] ; ; 5.574 ; 0.521 ; FF ; IC ; 1 ; FF_X37_Y29_N38 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6]|d ; ; 5.574 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y29_N38 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.864 ; 1.167 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.755 ; 1.923 ; RR ; IC ; 1 ; FF_X37_Y29_N38 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6]|clk ; ; 3.755 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y29_N38 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[6] ; ; 4.864 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.814 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.282 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y29_N38 ; ; i_adc|i_adc_channel_top|did_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #97: Setup slack is -0.284 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.572 ; ; Data Required Time ; 5.288 ; ; Slack ; -0.284 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.950 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.446 ; 46 ; 0.000 ; 2.321 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.517 ; 27 ; 0.517 ; 0.517 ; ; Cell ; ; 2 ; 0.553 ; 28 ; 0.000 ; 0.553 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.031 ; 44 ; 0.000 ; 1.929 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.622 ; 1.404 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.622 ; 2.321 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.622 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.572 ; 1.950 ; ; ; ; ; ; data path ; ; 4.502 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.055 ; 0.553 ; FF ; CELL ; 1 ; DDIOIN_X38_Y12_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb18_in[0] ; ; 5.572 ; 0.517 ; FF ; IC ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5]|d ; ; 5.572 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.870 ; 1.173 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.761 ; 1.929 ; RR ; IC ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5]|clk ; ; 3.761 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y12_N58 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[5] ; ; 4.870 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.820 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.288 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y12_N58 ; ; i_adc|i_adc_channel_top|di_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #98: Setup slack is -0.281 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.589 ; ; Data Required Time ; 5.308 ; ; Slack ; -0.281 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.952 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.516 ; 26 ; 0.516 ; 0.516 ; ; Cell ; ; 2 ; 0.556 ; 28 ; 0.000 ; 0.556 ; ; uTco ; ; 1 ; 0.880 ; 45 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y39_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.589 ; 1.952 ; ; ; ; ; ; data path ; ; 4.517 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.073 ; 0.556 ; FF ; CELL ; 1 ; DDIOIN_X38_Y39_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb42_in[0] ; ; 5.589 ; 0.516 ; FF ; IC ; 1 ; FF_X37_Y56_N10 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1]|d ; ; 5.589 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y56_N10 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.889 ; 1.192 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.778 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y56_N10 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1]|clk ; ; 3.778 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y56_N10 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[1] ; ; 4.889 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.839 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.308 ; 0.469 ; ; uTsu ; 1 ; FF_X37_Y56_N10 ; ; i_adc|i_adc_channel_top|dqd_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #99: Setup slack is -0.278 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.546 ; ; Data Required Time ; 5.268 ; ; Slack ; -0.278 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.253 ; ; ; ; ; ; ; Data Delay ; 1.920 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.523 ; 27 ; 0.523 ; 0.523 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.014 ; 44 ; 0.000 ; 1.912 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.626 ; 1.408 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.626 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.626 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.546 ; 1.920 ; ; ; ; ; ; data path ; ; 4.495 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.023 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[1] ; ; 5.546 ; 0.523 ; FF ; IC ; 1 ; FF_X37_Y23_N58 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2]|d ; ; 5.546 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y23_N58 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.852 ; 1.155 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.744 ; 1.912 ; RR ; IC ; 1 ; FF_X37_Y23_N58 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2]|clk ; ; 3.744 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y23_N58 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[2] ; ; 4.852 ; 1.108 ; ; ; ; ; ; clock pessimism removed ; ; 4.802 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.268 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y23_N58 ; ; i_adc|i_adc_channel_top|di_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #100: Setup slack is -0.272 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.565 ; ; Data Required Time ; 5.293 ; ; Slack ; -0.272 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.258 ; ; ; ; ; ; ; Data Delay ; 1.910 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.479 ; 46 ; 0.000 ; 2.354 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.513 ; 27 ; 0.513 ; 0.513 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.655 ; 1.437 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.655 ; 2.354 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.655 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.565 ; 1.910 ; ; ; ; ; ; data path ; ; 4.524 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.052 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[1] ; ; 5.565 ; 0.513 ; FF ; IC ; 1 ; FF_X37_Y50_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6]|d ; ; 5.565 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y50_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y50_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y50_N7 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[6] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.293 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y50_N7 ; ; i_adc|i_adc_channel_top|dqd_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #101: Setup slack is -0.271 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.563 ; ; Data Required Time ; 5.292 ; ; Slack ; -0.271 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 1.918 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.531 ; 28 ; 0.531 ; 0.531 ; ; Cell ; ; 2 ; 0.509 ; 27 ; 0.000 ; 0.509 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.563 ; 1.918 ; ; ; ; ; ; data path ; ; 4.523 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.032 ; 0.509 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[0] ; ; 5.563 ; 0.531 ; FF ; IC ; 1 ; FF_X37_Y40_N14 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2]|d ; ; 5.563 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y40_N14 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y40_N14 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y40_N14 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[2] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.292 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y40_N14 ; ; i_adc|i_adc_channel_top|dqd_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #102: Setup slack is -0.267 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.560 ; ; Data Required Time ; 5.293 ; ; Slack ; -0.267 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.258 ; ; ; ; ; ; ; Data Delay ; 1.905 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.479 ; 46 ; 0.000 ; 2.354 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.516 ; 27 ; 0.516 ; 0.516 ; ; Cell ; ; 2 ; 0.511 ; 27 ; 0.000 ; 0.511 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.655 ; 1.437 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.655 ; 2.354 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.655 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.560 ; 1.905 ; ; ; ; ; ; data path ; ; 4.533 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.044 ; 0.511 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[0] ; ; 5.560 ; 0.516 ; FF ; IC ; 1 ; FF_X37_Y50_N34 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6]|d ; ; 5.560 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y50_N34 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y50_N34 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y50_N34 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[6] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.293 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y50_N34 ; ; i_adc|i_adc_channel_top|dqd_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #103: Setup slack is -0.266 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.540 ; ; Data Required Time ; 5.274 ; ; Slack ; -0.266 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.254 ; ; ; ; ; ; ; Data Delay ; 1.908 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.521 ; 27 ; 0.521 ; 0.521 ; ; Cell ; ; 2 ; 0.507 ; 27 ; 0.000 ; 0.507 ; ; uTco ; ; 1 ; 0.880 ; 46 ; 0.880 ; 0.880 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.019 ; 44 ; 0.000 ; 1.917 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.540 ; 1.908 ; ; ; ; ; ; data path ; ; 4.512 ; 0.880 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.019 ; 0.507 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb32_in[0] ; ; 5.540 ; 0.521 ; FF ; IC ; 1 ; FF_X37_Y25_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1]|d ; ; 5.540 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y25_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.857 ; 1.160 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.749 ; 1.917 ; RR ; IC ; 1 ; FF_X37_Y25_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1]|clk ; ; 3.749 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y25_N52 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[1] ; ; 4.857 ; 1.108 ; ; ; ; ; ; clock pessimism removed ; ; 4.807 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.274 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y25_N52 ; ; i_adc|i_adc_channel_top|di_l_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #104: Setup slack is -0.258 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[0] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.536 ; ; Data Required Time ; 5.278 ; ; Slack ; -0.258 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 1.906 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.454 ; 46 ; 0.000 ; 2.329 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.511 ; 27 ; 0.511 ; 0.511 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.868 ; 46 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.022 ; 44 ; 0.000 ; 1.920 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.630 ; 1.412 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.630 ; 2.329 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.630 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.536 ; 1.906 ; ; ; ; ; ; data path ; ; 4.498 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.025 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[0].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb38_in[1] ; ; 5.536 ; 0.511 ; FF ; IC ; 1 ; FF_X37_Y27_N22 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0]|d ; ; 5.536 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y27_N22 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0] ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.861 ; 1.164 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.752 ; 1.920 ; RR ; IC ; 1 ; FF_X37_Y27_N22 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0]|clk ; ; 3.752 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y27_N22 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[0] ; ; 4.861 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.811 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.278 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y27_N22 ; ; i_adc|i_adc_channel_top|dq_h_d[0] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #105: Setup slack is -0.258 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.560 ; ; Data Required Time ; 5.302 ; ; Slack ; -0.258 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.923 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.527 ; 27 ; 0.527 ; 0.527 ; ; Cell ; ; 2 ; 0.527 ; 27 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.045 ; 44 ; 0.000 ; 1.943 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.560 ; 1.923 ; ; ; ; ; ; data path ; ; 4.506 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.033 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[1] ; ; 5.560 ; 0.527 ; FF ; IC ; 1 ; FF_X37_Y55_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7]|d ; ; 5.560 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y55_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.885 ; 1.188 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.775 ; 1.943 ; RR ; IC ; 1 ; FF_X37_Y55_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7]|clk ; ; 3.775 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y55_N38 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[7] ; ; 4.885 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.835 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.302 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y55_N38 ; ; i_adc|i_adc_channel_top|dq_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #106: Setup slack is -0.257 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.550 ; ; Data Required Time ; 5.293 ; ; Slack ; -0.257 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 1.905 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.510 ; 27 ; 0.510 ; 0.510 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.868 ; 46 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N51 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.550 ; 1.905 ; ; ; ; ; ; data path ; ; 4.513 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.040 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N51 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb26_in[1] ; ; 5.550 ; 0.510 ; FF ; IC ; 1 ; FF_X37_Y49_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5]|d ; ; 5.550 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y49_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y49_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y49_N8 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[5] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.293 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y49_N8 ; ; i_adc|i_adc_channel_top|dqd_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #107: Setup slack is -0.256 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.537 ; ; Data Required Time ; 5.281 ; ; Slack ; -0.256 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 1.917 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.444 ; 46 ; 0.000 ; 2.319 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.530 ; 28 ; 0.530 ; 0.530 ; ; Cell ; ; 2 ; 0.509 ; 27 ; 0.000 ; 0.509 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.025 ; 44 ; 0.000 ; 1.923 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.620 ; 1.402 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.620 ; 2.319 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.620 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.537 ; 1.917 ; ; ; ; ; ; data path ; ; 4.498 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.007 ; 0.509 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[0] ; ; 5.537 ; 0.530 ; FF ; IC ; 1 ; FF_X37_Y13_N16 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4]|d ; ; 5.537 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y13_N16 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.864 ; 1.167 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.755 ; 1.923 ; RR ; IC ; 1 ; FF_X37_Y13_N16 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4]|clk ; ; 3.755 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y13_N16 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[4] ; ; 4.864 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.814 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.281 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y13_N16 ; ; i_adc|i_adc_channel_top|di_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #108: Setup slack is -0.256 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.549 ; ; Data Required Time ; 5.293 ; ; Slack ; -0.256 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.248 ; ; ; ; ; ; ; Data Delay ; 1.904 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.469 ; 46 ; 0.000 ; 2.344 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.511 ; 27 ; 0.511 ; 0.511 ; ; Cell ; ; 2 ; 0.523 ; 27 ; 0.000 ; 0.523 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.645 ; 1.427 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.645 ; 2.344 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.645 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.549 ; 1.904 ; ; ; ; ; ; data path ; ; 4.515 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.038 ; 0.523 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[1] ; ; 5.549 ; 0.511 ; FF ; IC ; 1 ; FF_X37_Y40_N11 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2]|d ; ; 5.549 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y40_N11 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y40_N11 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y40_N11 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[2] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.293 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y40_N11 ; ; i_adc|i_adc_channel_top|dqd_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #109: Setup slack is -0.256 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.548 ; ; Data Required Time ; 5.292 ; ; Slack ; -0.256 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 1.916 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.519 ; 27 ; 0.519 ; 0.519 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.036 ; 44 ; 0.000 ; 1.934 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.548 ; 1.916 ; ; ; ; ; ; data path ; ; 4.501 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.029 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb2_in[1] ; ; 5.548 ; 0.519 ; FF ; IC ; 1 ; FF_X37_Y5_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2]|d ; ; 5.548 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y5_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2] ; +----------+----------+----+------+--------+-------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.876 ; 1.179 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.766 ; 1.934 ; RR ; IC ; 1 ; FF_X37_Y5_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2]|clk ; ; 3.766 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y5_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[2] ; ; 4.876 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.826 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.292 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y5_N44 ; ; i_adc|i_adc_channel_top|dq_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #110: Setup slack is -0.256 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.539 ; ; Data Required Time ; 5.283 ; ; Slack ; -0.256 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 1.915 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.518 ; 27 ; 0.518 ; 0.518 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.870 ; 45 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.029 ; 44 ; 0.000 ; 1.927 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.624 ; 1.406 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.624 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.624 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.539 ; 1.915 ; ; ; ; ; ; data path ; ; 4.494 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.021 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[1] ; ; 5.539 ; 0.518 ; FF ; IC ; 1 ; FF_X37_Y11_N28 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6]|d ; ; 5.539 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y11_N28 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.868 ; 1.171 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.759 ; 1.927 ; RR ; IC ; 1 ; FF_X37_Y11_N28 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6]|clk ; ; 3.759 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y11_N28 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[6] ; ; 4.868 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.818 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.283 ; 0.465 ; ; uTsu ; 1 ; FF_X37_Y11_N28 ; ; i_adc|i_adc_channel_top|di_h_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #111: Setup slack is -0.256 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.524 ; ; Data Required Time ; 5.268 ; ; Slack ; -0.256 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.253 ; ; ; ; ; ; ; Data Delay ; 1.898 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.450 ; 46 ; 0.000 ; 2.325 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.509 ; 27 ; 0.509 ; 0.509 ; ; Cell ; ; 2 ; 0.511 ; 27 ; 0.000 ; 0.511 ; ; uTco ; ; 1 ; 0.878 ; 46 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.014 ; 44 ; 0.000 ; 1.912 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.626 ; 1.408 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.626 ; 2.325 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.626 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.524 ; 1.898 ; ; ; ; ; ; data path ; ; 4.504 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.015 ; 0.511 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb28_in[0] ; ; 5.524 ; 0.509 ; FF ; IC ; 1 ; FF_X37_Y23_N55 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2]|d ; ; 5.524 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y23_N55 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.852 ; 1.155 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.744 ; 1.912 ; RR ; IC ; 1 ; FF_X37_Y23_N55 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2]|clk ; ; 3.744 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y23_N55 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[2] ; ; 4.852 ; 1.108 ; ; ; ; ; ; clock pessimism removed ; ; 4.802 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.268 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y23_N55 ; ; i_adc|i_adc_channel_top|di_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #112: Setup slack is -0.254 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.533 ; ; Data Required Time ; 5.279 ; ; Slack ; -0.254 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.916 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.520 ; 27 ; 0.520 ; 0.520 ; ; Cell ; ; 2 ; 0.527 ; 28 ; 0.000 ; 0.527 ; ; uTco ; ; 1 ; 0.869 ; 45 ; 0.869 ; 0.869 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.024 ; 44 ; 0.000 ; 1.922 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.617 ; 1.399 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.617 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.617 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.533 ; 1.916 ; ; ; ; ; ; data path ; ; 4.486 ; 0.869 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.013 ; 0.527 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[1] ; ; 5.533 ; 0.520 ; FF ; IC ; 1 ; FF_X37_Y28_N58 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3]|d ; ; 5.533 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y28_N58 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.863 ; 1.166 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.754 ; 1.922 ; RR ; IC ; 1 ; FF_X37_Y28_N58 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3]|clk ; ; 3.754 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y28_N58 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[3] ; ; 4.863 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.813 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.279 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y28_N58 ; ; i_adc|i_adc_channel_top|did_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #113: Setup slack is -0.253 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[1] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.528 ; ; Data Required Time ; 5.275 ; ; Slack ; -0.253 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.254 ; ; ; ; ; ; ; Data Delay ; 1.896 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.456 ; 46 ; 0.000 ; 2.331 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.503 ; 27 ; 0.503 ; 0.503 ; ; Cell ; ; 2 ; 0.522 ; 28 ; 0.000 ; 0.522 ; ; uTco ; ; 1 ; 0.871 ; 46 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.019 ; 44 ; 0.000 ; 1.917 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.632 ; 1.414 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.632 ; 2.331 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N52 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.632 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.528 ; 1.896 ; ; ; ; ; ; data path ; ; 4.503 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.025 ; 0.522 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N52 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb32_in[1] ; ; 5.528 ; 0.503 ; FF ; IC ; 1 ; FF_X37_Y25_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1]|d ; ; 5.528 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y25_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.857 ; 1.160 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.749 ; 1.917 ; RR ; IC ; 1 ; FF_X37_Y25_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1]|clk ; ; 3.749 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y25_N43 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[1] ; ; 4.857 ; 1.108 ; ; ; ; ; ; clock pessimism removed ; ; 4.807 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.275 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y25_N43 ; ; i_adc|i_adc_channel_top|di_h_d[1] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #114: Setup slack is -0.249 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.554 ; ; Data Required Time ; 5.305 ; ; Slack ; -0.249 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.917 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.531 ; 28 ; 0.531 ; 0.531 ; ; Cell ; ; 2 ; 0.507 ; 26 ; 0.000 ; 0.507 ; ; uTco ; ; 1 ; 0.879 ; 46 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.554 ; 1.917 ; ; ; ; ; ; data path ; ; 4.516 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.023 ; 0.507 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[0] ; ; 5.554 ; 0.531 ; FF ; IC ; 1 ; FF_X37_Y57_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2]|d ; ; 5.554 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y57_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.889 ; 1.192 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.778 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y57_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2]|clk ; ; 3.778 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y57_N14 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[2] ; ; 4.889 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.839 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.305 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y57_N14 ; ; i_adc|i_adc_channel_top|did_l_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #115: Setup slack is -0.248 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.543 ; ; Data Required Time ; 5.295 ; ; Slack ; -0.248 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.225 ; ; ; ; ; ; ; Data Delay ; 1.919 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.521 ; 27 ; 0.521 ; 0.521 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.870 ; 45 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.038 ; 44 ; 0.000 ; 1.936 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.624 ; 1.406 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.624 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y8_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.624 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.543 ; 1.919 ; ; ; ; ; ; data path ; ; 4.494 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.022 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y8_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[1] ; ; 5.543 ; 0.521 ; FF ; IC ; 1 ; FF_X37_Y10_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7]|d ; ; 5.543 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y10_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7] ; +----------+----------+----+------+--------+-------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.878 ; 1.181 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.768 ; 1.936 ; RR ; IC ; 1 ; FF_X37_Y10_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7]|clk ; ; 3.768 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y10_N32 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[7] ; ; 4.878 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.828 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.295 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y10_N32 ; ; i_adc|i_adc_channel_top|di_h_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #116: Setup slack is -0.242 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.524 ; ; Data Required Time ; 5.282 ; ; Slack ; -0.242 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 1.904 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.444 ; 46 ; 0.000 ; 2.319 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.511 ; 27 ; 0.511 ; 0.511 ; ; Cell ; ; 2 ; 0.523 ; 27 ; 0.000 ; 0.523 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.025 ; 44 ; 0.000 ; 1.923 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.620 ; 1.402 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.620 ; 2.319 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N36 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.620 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.524 ; 1.904 ; ; ; ; ; ; data path ; ; 4.490 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.013 ; 0.523 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N36 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb20_in[1] ; ; 5.524 ; 0.511 ; FF ; IC ; 1 ; FF_X37_Y13_N10 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4]|d ; ; 5.524 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y13_N10 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.864 ; 1.167 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.755 ; 1.923 ; RR ; IC ; 1 ; FF_X37_Y13_N10 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4]|clk ; ; 3.755 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y13_N10 ; High Speed ; i_adc|i_adc_channel_top|di_h_d[4] ; ; 4.864 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.814 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.282 ; 0.468 ; ; uTsu ; 1 ; FF_X37_Y13_N10 ; ; i_adc|i_adc_channel_top|di_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #117: Setup slack is -0.237 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.517 ; ; Data Required Time ; 5.280 ; ; Slack ; -0.237 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.233 ; ; ; ; ; ; ; Data Delay ; 1.900 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.514 ; 27 ; 0.514 ; 0.514 ; ; Cell ; ; 2 ; 0.510 ; 27 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.876 ; 46 ; 0.876 ; 0.876 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.024 ; 44 ; 0.000 ; 1.922 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.617 ; 1.399 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.617 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.617 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.517 ; 1.900 ; ; ; ; ; ; data path ; ; 4.493 ; 0.876 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.003 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[0] ; ; 5.517 ; 0.514 ; FF ; IC ; 1 ; FF_X37_Y28_N41 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3]|d ; ; 5.517 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y28_N41 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.863 ; 1.166 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.754 ; 1.922 ; RR ; IC ; 1 ; FF_X37_Y28_N41 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3]|clk ; ; 3.754 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y28_N41 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[3] ; ; 4.863 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.813 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.280 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y28_N41 ; ; i_adc|i_adc_channel_top|did_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #118: Setup slack is -0.237 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|di_l_d[6] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.521 ; ; Data Required Time ; 5.284 ; ; Slack ; -0.237 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.235 ; ; ; ; ; ; ; Data Delay ; 1.897 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.448 ; 46 ; 0.000 ; 2.323 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.508 ; 27 ; 0.508 ; 0.508 ; ; Cell ; ; 2 ; 0.510 ; 27 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.879 ; 46 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.029 ; 44 ; 0.000 ; 1.927 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.624 ; 1.406 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.624 ; 2.323 ; FF ; IC ; 2 ; DDIOIN_X38_Y10_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.624 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.521 ; 1.897 ; ; ; ; ; ; data path ; ; 4.503 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.013 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y10_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_di|gpio_0|core|i_loop[6].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb16_in[0] ; ; 5.521 ; 0.508 ; FF ; IC ; 1 ; FF_X37_Y11_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6]|d ; ; 5.521 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y11_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.868 ; 1.171 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.759 ; 1.927 ; RR ; IC ; 1 ; FF_X37_Y11_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6]|clk ; ; 3.759 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y11_N50 ; High Speed ; i_adc|i_adc_channel_top|di_l_d[6] ; ; 4.868 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.818 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.284 ; 0.466 ; ; uTsu ; 1 ; FF_X37_Y11_N50 ; ; i_adc|i_adc_channel_top|di_l_d[6] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #119: Setup slack is -0.233 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[2] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.539 ; ; Data Required Time ; 5.306 ; ; Slack ; -0.233 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.902 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.509 ; 27 ; 0.509 ; 0.509 ; ; Cell ; ; 2 ; 0.522 ; 27 ; 0.000 ; 0.522 ; ; uTco ; ; 1 ; 0.871 ; 46 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.048 ; 44 ; 0.000 ; 1.946 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y41_N66 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.539 ; 1.902 ; ; ; ; ; ; data path ; ; 4.508 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.030 ; 0.522 ; FF ; CELL ; 1 ; DDIOIN_X38_Y41_N66 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[2].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[1] ; ; 5.539 ; 0.509 ; FF ; IC ; 1 ; FF_X37_Y57_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2]|d ; ; 5.539 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y57_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.889 ; 1.192 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.778 ; 1.946 ; RR ; IC ; 1 ; FF_X37_Y57_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2]|clk ; ; 3.778 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y57_N20 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[2] ; ; 4.889 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.839 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.306 ; 0.467 ; ; uTsu ; 1 ; FF_X37_Y57_N20 ; ; i_adc|i_adc_channel_top|did_h_d[2] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #120: Setup slack is -0.217 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[7] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.521 ; ; Data Required Time ; 5.304 ; ; Slack ; -0.217 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.884 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.461 ; 46 ; 0.000 ; 2.336 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.498 ; 26 ; 0.498 ; 0.498 ; ; Cell ; ; 2 ; 0.510 ; 27 ; 0.000 ; 0.510 ; ; uTco ; ; 1 ; 0.876 ; 46 ; 0.876 ; 0.876 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.045 ; 44 ; 0.000 ; 1.943 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.637 ; 1.419 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.637 ; 2.336 ; FF ; IC ; 2 ; DDIOIN_X38_Y37_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.637 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.521 ; 1.884 ; ; ; ; ; ; data path ; ; 4.513 ; 0.876 ; FF ; uTco ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.023 ; 0.510 ; FF ; CELL ; 1 ; DDIOIN_X38_Y37_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[7].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb40_in[0] ; ; 5.521 ; 0.498 ; FF ; IC ; 1 ; FF_X37_Y55_N13 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7]|d ; ; 5.521 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y55_N13 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.885 ; 1.188 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.775 ; 1.943 ; RR ; IC ; 1 ; FF_X37_Y55_N13 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7]|clk ; ; 3.775 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y55_N13 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[7] ; ; 4.885 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.835 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.304 ; 0.469 ; ; uTsu ; 1 ; FF_X37_Y55_N13 ; ; i_adc|i_adc_channel_top|dq_l_d[7] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #121: Setup slack is -0.169 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.626 ; ; Data Required Time ; 5.457 ; ; Slack ; -0.169 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 1.987 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.563 ; 28 ; 0.563 ; 0.563 ; ; Cell ; ; 2 ; 0.546 ; 27 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.878 ; 44 ; 0.878 ; 0.878 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.639 ; 1.421 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.639 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.639 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.626 ; 1.987 ; ; ; ; ; ; data path ; ; 4.517 ; 0.878 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.063 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb12_in[0] ; ; 5.626 ; 0.563 ; FF ; IC ; 1 ; FF_X37_Y37_N23 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3]|asdata ; ; 5.626 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N23 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.881 ; 1.184 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.771 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N23 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3]|clk ; ; 3.771 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N23 ; High Speed ; i_adc|i_adc_channel_top|dqd_l_d[3] ; ; 4.881 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.831 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.457 ; 0.626 ; ; uTsu ; 1 ; FF_X37_Y37_N23 ; ; i_adc|i_adc_channel_top|dqd_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #122: Setup slack is -0.160 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.621 ; ; Data Required Time ; 5.461 ; ; Slack ; -0.160 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.983 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.462 ; 46 ; 0.000 ; 2.337 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.560 ; 28 ; 0.560 ; 0.560 ; ; Cell ; ; 2 ; 0.546 ; 28 ; 0.000 ; 0.546 ; ; uTco ; ; 1 ; 0.877 ; 44 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.638 ; 1.420 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.638 ; 2.337 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.638 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.621 ; 1.983 ; ; ; ; ; ; data path ; ; 4.515 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.061 ; 0.546 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[0] ; ; 5.621 ; 0.560 ; FF ; IC ; 1 ; FF_X37_Y32_N26 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5]|asdata ; ; 5.621 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y32_N26 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.890 ; 1.193 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.779 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y32_N26 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5]|clk ; ; 3.779 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y32_N26 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[5] ; ; 4.890 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.840 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.461 ; 0.621 ; ; uTsu ; 1 ; FF_X37_Y32_N26 ; ; i_adc|i_adc_channel_top|did_l_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #123: Setup slack is -0.136 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_l_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.674 ; ; Data Required Time ; 5.538 ; ; Slack ; -0.136 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 2.035 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.591 ; 29 ; 0.591 ; 0.591 ; ; Cell ; ; 2 ; 0.567 ; 28 ; 0.000 ; 0.567 ; ; uTco ; ; 1 ; 0.877 ; 43 ; 0.877 ; 0.877 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.639 ; 1.421 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.639 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.639 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.674 ; 2.035 ; ; ; ; ; ; data path ; ; 4.516 ; 0.877 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.083 ; 0.567 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[0] ; ; 5.674 ; 0.591 ; FF ; IC ; 1 ; FF_X37_Y37_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3]|d ; ; 5.674 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.881 ; 1.184 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.771 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3]|clk ; ; 3.771 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N44 ; High Speed ; i_adc|i_adc_channel_top|dq_l_d[3] ; ; 4.881 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.831 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.538 ; 0.707 ; ; uTsu ; 1 ; FF_X37_Y37_N44 ; ; i_adc|i_adc_channel_top|dq_l_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #124: Setup slack is -0.107 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dqd_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.647 ; ; Data Required Time ; 5.540 ; ; Slack ; -0.107 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 2.008 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.531 ; 26 ; 0.531 ; 0.531 ; ; Cell ; ; 2 ; 0.606 ; 30 ; 0.000 ; 0.606 ; ; uTco ; ; 1 ; 0.871 ; 43 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.639 ; 1.421 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.639 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.639 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.647 ; 2.008 ; ; ; ; ; ; data path ; ; 4.510 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.116 ; 0.606 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dqd|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb12_in[1] ; ; 5.647 ; 0.531 ; FF ; IC ; 1 ; FF_X37_Y37_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3]|d ; ; 5.647 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.881 ; 1.184 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.771 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3]|clk ; ; 3.771 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N5 ; High Speed ; i_adc|i_adc_channel_top|dqd_h_d[3] ; ; 4.881 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.831 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.540 ; 0.709 ; ; uTsu ; 1 ; FF_X37_Y37_N5 ; ; i_adc|i_adc_channel_top|dqd_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #125: Setup slack is -0.087 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[5] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.635 ; ; Data Required Time ; 5.548 ; ; Slack ; -0.087 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.227 ; ; ; ; ; ; ; Data Delay ; 1.997 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.462 ; 46 ; 0.000 ; 2.337 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.524 ; 26 ; 0.524 ; 0.524 ; ; Cell ; ; 2 ; 0.605 ; 30 ; 0.000 ; 0.605 ; ; uTco ; ; 1 ; 0.868 ; 43 ; 0.868 ; 0.868 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.049 ; 44 ; 0.000 ; 1.947 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.638 ; 1.420 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.638 ; 2.337 ; FF ; IC ; 2 ; DDIOIN_X38_Y33_N22 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.638 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.635 ; 1.997 ; ; ; ; ; ; data path ; ; 4.506 ; 0.868 ; FF ; uTco ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.111 ; 0.605 ; FF ; CELL ; 1 ; DDIOIN_X38_Y33_N22 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[5].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb0_in[1] ; ; 5.635 ; 0.524 ; FF ; IC ; 1 ; FF_X37_Y32_N16 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5]|d ; ; 5.635 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y32_N16 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.890 ; 1.193 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.779 ; 1.947 ; RR ; IC ; 1 ; FF_X37_Y32_N16 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5]|clk ; ; 3.779 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y32_N16 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[5] ; ; 4.890 ; 1.111 ; ; ; ; ; ; clock pessimism removed ; ; 4.840 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.548 ; 0.708 ; ; uTsu ; 1 ; FF_X37_Y32_N16 ; ; i_adc|i_adc_channel_top|did_h_d[5] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #126: Setup slack is -0.014 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_l_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.539 ; ; Data Required Time ; 5.525 ; ; Slack ; -0.014 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.922 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.536 ; 28 ; 0.536 ; 0.536 ; ; Cell ; ; 2 ; 0.507 ; 26 ; 0.000 ; 0.507 ; ; uTco ; ; 1 ; 0.879 ; 46 ; 0.879 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.026 ; 44 ; 0.000 ; 1.924 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.617 ; 1.399 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.617 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.617 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.539 ; 1.922 ; ; ; ; ; ; data path ; ; 4.496 ; 0.879 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regoutlo ; ; 5.003 ; 0.507 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[0] ; ; 5.539 ; 0.536 ; FF ; IC ; 1 ; FF_X37_Y30_N11 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4]|d ; ; 5.539 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y30_N11 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.865 ; 1.168 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.756 ; 1.924 ; RR ; IC ; 1 ; FF_X37_Y30_N11 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4]|clk ; ; 3.756 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y30_N11 ; High Speed ; i_adc|i_adc_channel_top|did_l_d[4] ; ; 4.865 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.815 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.525 ; 0.710 ; ; uTsu ; 1 ; FF_X37_Y30_N11 ; ; i_adc|i_adc_channel_top|did_l_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #127: Setup slack is -0.007 (VIOLATED) =============================================================================== +-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|dq_h_d[3] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.546 ; ; Data Required Time ; 5.539 ; ; Slack ; -0.007 (VIOLATED) ; +--------------------+--------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.237 ; ; ; ; ; ; ; Data Delay ; 1.907 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.463 ; 46 ; 0.000 ; 2.338 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.509 ; 27 ; 0.509 ; 0.509 ; ; Cell ; ; 2 ; 0.528 ; 28 ; 0.000 ; 0.528 ; ; uTco ; ; 1 ; 0.870 ; 46 ; 0.870 ; 0.870 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.041 ; 44 ; 0.000 ; 1.939 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.639 ; 1.421 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.639 ; 2.338 ; FF ; IC ; 2 ; DDIOIN_X38_Y35_N37 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.639 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.546 ; 1.907 ; ; ; ; ; ; data path ; ; 4.509 ; 0.870 ; FF ; uTco ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.037 ; 0.528 ; FF ; CELL ; 1 ; DDIOIN_X38_Y35_N37 ; ; i_adc|i_adc_channel_top|i_ddio_c10_dq|gpio_0|core|i_loop[3].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb14_in[1] ; ; 5.546 ; 0.509 ; FF ; IC ; 1 ; FF_X37_Y37_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3]|d ; ; 5.546 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y37_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3] ; +----------+----------+----+------+--------+--------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.881 ; 1.184 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.771 ; 1.939 ; RR ; IC ; 1 ; FF_X37_Y37_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3]|clk ; ; 3.771 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y37_N14 ; High Speed ; i_adc|i_adc_channel_top|dq_h_d[3] ; ; 4.881 ; 1.110 ; ; ; ; ; ; clock pessimism removed ; ; 4.831 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.539 ; 0.708 ; ; uTsu ; 1 ; FF_X37_Y37_N14 ; ; i_adc|i_adc_channel_top|dq_h_d[3] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export. Path #128: Setup slack is 0.011 =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ ; From Node ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; To Node ; i_adc|i_adc_channel_top|did_h_d[4] ; ; Launch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 (INVERTED) ; ; Latch Clock ; i_adc|i_adc_pll_c10|iopll_0|outclk338 ; ; Data Arrival Time ; 5.512 ; ; Data Required Time ; 5.523 ; ; Slack ; 0.011 ; +--------------------+---------------------------------------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------+ ; Statistics ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +------------------------+--------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.479 ; ; ; ; ; ; ; Clock Skew ; -0.231 ; ; ; ; ; ; ; Data Delay ; 1.895 ; ; ; ; ; ; ; Number of Logic Levels ; ; 0 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.441 ; 46 ; 0.000 ; 2.316 ; ; Cell ; ; 8 ; 2.892 ; 54 ; 0.000 ; 0.978 ; ; PLL Compensation ; ; 1 ; -3.934 ; 0 ; -3.934 ; -3.934 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.502 ; 26 ; 0.502 ; 0.502 ; ; Cell ; ; 2 ; 0.522 ; 28 ; 0.000 ; 0.522 ; ; uTco ; ; 1 ; 0.871 ; 46 ; 0.871 ; 0.871 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.026 ; 44 ; 0.000 ; 1.924 ; ; Cell ; ; 8 ; 2.567 ; 56 ; 0.000 ; 0.837 ; ; PLL Compensation ; ; 1 ; -4.534 ; 0 ; -4.534 ; -4.534 ; +------------------------+--------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 2.218 ; 2.218 ; ; ; ; ; ; launch edge time ; ; 3.617 ; 1.399 ; ; ; ; ; ; clock path ; ; 2.218 ; 0.000 ; ; ; ; ; ; source latency ; ; 2.218 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 2.218 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 2.814 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 2.906 ; 0.092 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 3.597 ; 0.691 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 3.598 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.336 ; -3.934 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.642 ; 0.978 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 0.642 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 0.767 ; 0.125 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.301 ; 0.534 ; FF ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.617 ; 2.316 ; FF ; IC ; 2 ; DDIOIN_X38_Y14_N67 ; High Speed ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.617 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 5.512 ; 1.895 ; ; ; ; ; ; data path ; ; 4.488 ; 0.871 ; FF ; uTco ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|regouthi ; ; 5.010 ; 0.522 ; FF ; CELL ; 1 ; DDIOIN_X38_Y14_N67 ; ; i_adc|i_adc_channel_top|i_ddio_c10_did|gpio_0|core|i_loop[4].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~io_48_lvds_tile_hps/cdata_pb44_in[1] ; ; 5.512 ; 0.502 ; FF ; IC ; 1 ; FF_X37_Y30_N44 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4]|d ; ; 5.512 ; 0.000 ; FF ; CELL ; 1 ; FF_X37_Y30_N44 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4] ; +----------+----------+----+------+--------+--------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ; 3.697 ; 3.697 ; ; ; ; ; ; latch edge time ; ; 4.865 ; 1.168 ; ; ; ; ; ; clock path ; ; 3.697 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.697 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCLK ; ; 3.697 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|i ; ; 4.293 ; 0.596 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCLK~input|o ; ; 4.369 ; 0.076 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.940 ; 0.571 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.941 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; 0.407 ; -4.534 ; RR ; COMP ; 4 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 1.244 ; 0.837 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[1] ; ; 1.244 ; 0.000 ; RR ; CELL ; 1 ; IOPLL_2A ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[1] ; ; 1.346 ; 0.102 ; RR ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|inclk ; ; 1.832 ; 0.486 ; RR ; CELL ; 96 ; CLKCTRL_2A_G_I17 ; ; i_adc|i_adc_pll_c10|iopll_0|altera_iopll_i|c10gx_pll|outclk[1]~CLKENA0|outclk ; ; 3.756 ; 1.924 ; RR ; IC ; 1 ; FF_X37_Y30_N44 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4]|clk ; ; 3.756 ; 0.000 ; RR ; CELL ; 1 ; FF_X37_Y30_N44 ; High Speed ; i_adc|i_adc_channel_top|did_h_d[4] ; ; 4.865 ; 1.109 ; ; ; ; ; ; clock pessimism removed ; ; 4.815 ; -0.050 ; ; ; ; ; ; clock uncertainty ; ; 5.523 ; 0.708 ; ; uTsu ; 1 ; FF_X37_Y30_N44 ; ; i_adc|i_adc_channel_top|did_h_d[4] ; +---------+----------+----+------+--------+-------------------+------------+------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export.