Setup: adcClockPll|iopll_0|outclk0 Slow 900mV 100C Model - Path #6: Setup slack is -0.477 (VIOLATED) report for pinout2 Fri Oct 15 12:10:12 2021 Quartus Prime Version 19.4.0 Build 64 12/04/2019 SC Pro Edition --------------------- ; Table of Contents ; --------------------- 1. Path #6: Setup slack is -0.477 (VIOLATED) Path #6: Setup slack is -0.477 (VIOLATED) =============================================================================== +------------------------------------------------------------------------------------------------------------------------------------+ ; Path Summary ; +--------------------+---------------------------------------------------------------------------------------------------------------+ ; Property ; Value ; +--------------------+---------------------------------------------------------------------------------------------------------------+ ; From Node ; DATA_p_10 ; ; To Node ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; Launch Clock ; adcVirtualClk (INVERTED) ; ; Latch Clock ; adcClockPll|iopll_0|outclk0 (INVERTED) ; ; Data Arrival Time ; 3.772 ; ; Data Required Time ; 3.295 ; ; Slack ; -0.477 (VIOLATED) ; +--------------------+---------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------+ ; Statistics ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Property ; Value ; Count ; Total Delay ; % of Total ; Min ; Max ; +---------------------------+-------+-------+-------------+------------+--------+--------+ ; Setup Relationship ; 1.400 ; ; ; ; ; ; ; Clock Skew ; 0.160 ; ; ; ; ; ; ; Data Delay ; 1.472 ; ; ; ; ; ; ; Number of Logic Levels ; ; 1 ; ; ; ; ; ; Physical Delays ; ; ; ; ; ; ; ; Arrival Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; Clock Network (Lumped) ; ; 1 ; 0.000 ; ; 0.000 ; 0.000 ; ; Data ; ; ; ; ; ; ; ; IC ; ; 1 ; 0.000 ; 0 ; 0.000 ; 0.000 ; ; Cell ; ; 3 ; 1.472 ; 100 ; 0.000 ; 0.879 ; ; Required Path ; ; ; ; ; ; ; ; Clock ; ; ; ; ; ; ; ; IC ; ; 3 ; 2.343 ; 45 ; 0.000 ; 2.221 ; ; Cell ; ; 8 ; 2.814 ; 55 ; 0.000 ; 0.938 ; ; PLL Compensation ; ; 1 ; -4.997 ; 0 ; -4.997 ; -4.997 ; +---------------------------+-------+-------+-------------+------------+--------+--------+ Note: Negative delays are omitted from totals when calculating percentages +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Arrival Path ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------+ ; 2.000 ; 2.000 ; ; ; ; ; ; launch edge time ; ; 2.000 ; 0.000 ; ; ; ; ; ; clock path ; ; 2.000 ; 0.000 ; F ; ; ; ; ; clock network delay ; ; 2.000 ; 0.000 ; ; ; 1 ; PIN_R1 ; ; DATA_p_10 ; ; 2.300 ; 0.300 ; F ; iExt ; 1 ; PIN_R1 ; ; DATA_p_10 ; ; 3.772 ; 1.472 ; ; ; ; ; ; data path ; ; 2.300 ; 0.000 ; FF ; IC ; 1 ; IOIBUF_X38_Y12_N47 ; ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|i ; ; 2.893 ; 0.593 ; FF ; CELL ; 2 ; IOIBUF_X38_Y12_N47 ; ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_buffer.ibuf|o ; ; 3.772 ; 0.879 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|datain ; ; 3.772 ; 0.000 ; FF ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +---------+---------+----+------+--------+--------------------+-------+---------------------------------------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Data Required Path ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------+ ; Total ; Incr ; RF ; Type ; Fanout ; Location ; HS/LP ; Element ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------+ ; 3.400 ; 3.400 ; ; ; ; ; ; latch edge time ; ; 3.560 ; 0.160 ; ; ; ; ; ; clock path ; ; 3.400 ; 0.000 ; ; ; ; ; ; source latency ; ; 3.400 ; 0.000 ; ; ; 1 ; PIN_U1 ; ; DCO_p ; ; 3.400 ; 0.000 ; RR ; IC ; 1 ; IOIBUF_X38_Y6_N47 ; ; DCO_p~input|i ; ; 3.992 ; 0.592 ; RR ; CELL ; 2 ; IOIBUF_X38_Y6_N47 ; ; DCO_p~input|o ; ; 4.076 ; 0.084 ; RR ; CELL ; 1 ; IOPLL_2A ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|refclk[0] ; ; 4.764 ; 0.688 ; RR ; CELL ; 1 ; IOPLL_2A ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vco_refclk ; ; 4.765 ; 0.001 ; RR ; CELL ; 1 ; IOPLL_2A ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vctrl ; ; -0.232 ; -4.997 ; RR ; COMP ; 2 ; IOPLL_2A ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~vcoph[0] ; ; 0.706 ; 0.938 ; RR ; CELL ; 1 ; IOPLL_2A ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst|outclk[0] ; ; 0.706 ; 0.000 ; FF ; CELL ; 1 ; IOPLL_2A ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|iopll_inst~io_48_lvds_tile_hps/pllcout[0] ; ; 0.828 ; 0.122 ; FF ; IC ; 2 ; CLKCTRL_2A_G_I17 ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|outclk[0]~CLKENA0|inclk ; ; 1.339 ; 0.511 ; FF ; CELL ; 12 ; CLKCTRL_2A_G_I17 ; ; adcClockPll|iopll_0|altera_iopll_i|c10gx_pll|outclk[0]~CLKENA0|outclk ; ; 3.560 ; 2.221 ; FF ; IC ; 2 ; DDIOIN_X38_Y12_N51 ; High Speed ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio|clk ; ; 3.560 ; 0.000 ; FR ; CELL ; 2 ; DDIOIN_X38_Y12_N51 ; ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; ; 3.380 ; -0.180 ; ; ; ; ; ; clock uncertainty ; ; 3.295 ; -0.085 ; ; uTsu ; 2 ; DDIOIN_X38_Y12_N51 ; ; adcInput|gpio_0|core|i_loop[1].altera_gpio_bit_i|input_path.in_path_fr.buffer_data_in_fr_ddio~ddio_in_fr__nff ; +----------+----------+----+------+--------+--------------------+------------+---------------------------------------------------------------------------------------------------------------+ ---------------------------- ; Extra Fitter Information ; ---------------------------- HTML report is unavailable in plain text report export.