module top
(
    // clock and reset		
       clkin_50,
       cpu_resetn,


        enet_rx_d,
        enet_tx_d,
	   enet_rx_clk,
        enet_rx_dv,
        enet_gtx_clk,
        enet_tx_en,		  
		  
		  );
		  
		  
  input            clkin_50;
  input            cpu_resetn;
  input   [3:0]    enet_rx_d;
  output  [3:0]    enet_tx_d;
  input            enet_rx_clk;
  input            enet_rx_dv;
  output           enet_gtx_clk;
  output           enet_tx_en;
  
  
  
  wire              eth_mode;
  wire              ena_10;
  wire              enet_clk_125;
  wire              enet_clk_25;
  wire              enet_clk_100;
  wire              tx_clk_to_the_tse_mac; 
  reg [15:0] reg_data_out1;
  

pll1 pll1_inst (
		.refclk   (clkin_50),   //  refclk.clk
		.rst      (!cpu_resetn),      //   reset.reset
		.outclk_0 (enet_clk_25), // outclk0.clk
		.outclk_1 (enet_clk_100), // outclk1.clk
		.outclk_2 (enet_clk_125),
		.locked   ()    //  locked.export
	);

 


ethernet  ethernet_inst (

	.clk    (enet_clk_125),     
	.reset         (!cpu_resetn),        
	.reg_addr      (),         
	.reg_data_out  (reg_data_out1),      
	.reg_rd        (),          
	.reg_data_in   (),                
	.reg_wr        (),               
	.reg_busy      (),             
		
		
		
	.tx_clk        (enet_clk_125),        
	.rx_clk        (enet_clk_125),        
		
		
		
	.set_10        (1'b0),                 	
	.set_1000      (1'b0),                                               
	.eth_mode      (1'b0),      
	.ena_10        (1'b0),  	      
		
		
	.rgmii_in      (enet_rx_d),               
	.rgmii_out     (enet_tx_d),                                   
		
	.rx_control    (enet_rx_dv),                                  
	.tx_control    (enet_tx_en),    /                              
		
	.ff_rx_clk     (enet_clk_100),     
	.ff_tx_clk     (enet_clk_100),         
		
		
	.ff_rx_data    (),                         		.ff_rx_eop     (),                         
	.rx_err        (),                                     		.ff_rx_mod     (),                                  		
	.ff_rx_rdy     (1'b1), 
                                  
	.ff_rx_sop     (),                                   
	.ff_rx_dval    (),                                 
	.ff_tx_data    (),                              
	.ff_tx_eop     (),                                  
	.ff_tx_err     (),                                  
	.ff_tx_mod     (),                                   
	.ff_tx_rdy     (),                                   
	.ff_tx_sop     (),                                  
	.ff_tx_wren    (),                                 
		
		
		
.xon_gen       (1'b0),       
 .xoff_gen      (1'b0),                                           
.ff_tx_crc_fwd (1'b0),                               
		
.ff_tx_septy   (),                                 
.tx_ff_uflow   (),                               
 
.ff_tx_a_full  (),  
.ff_tx_a_empty (), 
      
.rx_err_stat   (),                                 
.rx_frm_type   (),                                   
.ff_rx_dsav    (),                                    .ff_rx_dsav
.ff_rx_a_full  (),      
.ff_rx_a_empty ()                                  .
	);
	
	endmodule