ノイズ対策 PLLの挿入について

[TYasu8]

FPGAの同期用のクロックを、PLL（Altera PLL） を通して入力するとノイズ対策として効果はありますか？PLLの入力は24.576MHzで出力も 24.576MHzで考えています。

[Rahul_S_Intel1]

Yes,

and also make sure that the input give through dedicated clock pin