仿真O-RAN Intel FPGA IP Example问题

[yufuliang]

    在仿真O-RAN Intel FPGA IP Example时，发现Ecpri IP输出的数据只有C-Plane数据，无U-Plane数据，具体实现过程如下：

1.  O-RAN IP配置如下(默认配置)，然后Generate Example Design 

   

2.  打开modelsim   cd {***\simulation\setup_scripts\mentor}    do run_vsim.do   进行仿真。

     avst_sink_*为ORAN_IP输出的数据，ext_sink_*为C&M数据。mac_source_*为Ecpri_IP输出数据。

     如下图所示：Ecpri输出只有C&M数据。

  

3.  进一步验证发现，当我配置ECPRI_IP如下图所示，Generate Example Design 。

     使用modelsim仿真，ECPRI_IP输出的数据包含C&M数据与U-Plane数据（与数据长度无关）。

    当勾选配置Pair With ORAN时，仿真结果异常，且与配置ORAN-IP的现象一致。

   

4.  说明：配置ORAN-IP之后，Generate Example Design 工程中会自动生成ECPRI_IP,10GE_MAC,Native-PHY.
               配置CPRI-IP之后，Generate Example Design 工程中会自动生成0GE_MAC,Native-PHY.

          且两个工程的MAC与PHY的配置相同，modelsim仿真时配置的ECPRI_IP的CSR也相同。

5.   疑问：5.1  为何Intel ORAN-IP自带的Example工程仿真无法通过？是否需要特别配置参数？(目前试了更改部分参数，仿真结果均无变化)

                5.2  查看了UG20317 O-RAN Intel ® FPGA IP Design Example User Guide，没找到相应问题。
                5.3  仿真所使用的Questasim版本为 “Questasim SE-64 10.6f”

                5.4  仿真oran_tb.sv,使能C面数据和U面数据，设置节类型为1，无节扩展，C面数据的时序疑问，Ug-oran中的时序要求为：

仿真时的时序图：

tx_valid为高电平期间，tx_sop与tx_eop为高电平期间，发送C面的IE信息应该保持不变，为什么tx_valid &tx_sop ==1,与  tx_valid & tx_eop == 1的位置字段数据跳变？

[#2]

    在仿真O-RAN Intel FPGA IP Example时，发现Ecpri IP输出的数据只有C-Plane数据，无U-Plane数据，具体实现过程如下：

1.  O-RAN IP配置如下(默认配置)，然后Generate Example Design 

   

2.  打开modelsim   cd {***\simulation\setup_scripts\mentor}    do run_vsim.do   进行仿真。

     avst_sink_*为ORAN_IP输出的数据，ext_sink_*为C&M数据。mac_source_*为Ecpri_IP输出数据。

     如下图所示：Ecpri输出只有C&M数据。

  

3.  进一步验证发现，当我配置ECPRI_IP如下图所示，Generate Example Design 。

     使用modelsim仿真，ECPRI_IP输出的数据包含C&M数据与U-Plane数据（与数据长度无关）。

    当勾选配置Pair With ORAN时，仿真结果异常，且与配置ORAN-IP的现象一致。

   

4.  说明：配置ORAN-IP之后，Generate Example Design 工程中会自动生成ECPRI_IP,10GE_MAC,Native-PHY.
               配置CPRI-IP之后，Generate Example Design 工程中会自动生成0GE_MAC,Native-PHY.

          且两个工程的MAC与PHY的配置相同，modelsim仿真时配置的ECPRI_IP的CSR也相同。

5.   疑问：5.1  为何Intel ORAN-IP自带的Example工程仿真无法通过？是否需要特别配置参数？(目前试了更改部分参数，仿真结果均无变化)

                5.2  查看了UG20317 O-RAN Intel ® FPGA IP Design Example User Guide，没找到相应问题。
                5.3  仿真所使用的Questasim版本为 “Questasim SE-64 10.6f”

                5.4  仿真oran_tb.sv,使能C面数据和U面数据，设置节类型为1，无节扩展，C面数据的时序疑问，Ug-oran中的时序要求为：

仿真时的时序图：

tx_valid为高电平期间，tx_sop与tx_eop为高电平期间，发送C面的IE信息应该保持不变，为什么tx_valid &tx_sop ==1,与  tx_valid & tx_eop == 1的位置字段数据跳变？

[yufuliang]

追加描述如下：

修改C面数据包生成模块bug，如下图所示：

在此基础上仿真工程设置C面、U面使能，压缩/解压缩使能，压扩方法采用块浮点算法，设置压缩后数据位宽为8bit如下图所示：

整个例子工程仿真：C面回环完全正确。U面数据出现如下问题：

oran ip tx发送侧信号输入时序为：avst_sink_u_valid,avst_sink_startofpacket,avst_sink_endofpacket使能期间，tx_u_frameid,tx_u_subframeid,tx_u_slotID,tx_u_symbolid等信号均保持不变，但在rx接受侧相应信号解析的时序出现错误：

rx_u_frameid,rx_u_subframeid,rx_u_slotID,rx_u_symbolid等信号在avst_source_u_valid,avst_source_startofpacket,avst_source_endofpacket使能期间发生跳变；

更改仿真程序为：oran IP在AVST侧自回环，如下图所示，U面数据时序问题依然存在。

[yufuliang]

继续追加仿真描述：

目前仿真只做U面数据仿真，禁止C面数据，与C/U同时使能现象出现的时序问题一致。

仿真例程ehernet phy IP收发回环：

修改为o-ran IP AVST收发自回环：

[yufuliang]

此问题单关闭

原因已经定位：o-ran的user guide手册，时序图与文档描述不完全一致，rx_sec_hdr_valid信号么有体现出来，rx_u_dataDirection等字段信息没体现出don't care

[JET60200]

Hi @yufuliang ,   thanks for update your result  

冒犯打搅一下:    我们也在尝试英特尔 "eCPRI + ORAN IP" 来验证 ORAN 7-2 的方案，但遇到了跟你一样问题 (仿真工程中 C Plane 有数据，但 U Plane 一直没有数据出来~)。 是否是 Intel ORAN User Guide 文档有啥参数遗漏了， 您能讲下这个问题是具体怎么解决的吗 ？

( 另外.  如果您能分享下最终正常仿真的 oran simulation 工程，那就太好了  (  1684392931@qq.com  )。 

非常感谢 ~ 

Thanks & Best Regards

[Ash_R_Intel]

Hi,

Please check if the top level testbench file has ENABLE_UPLANE parameter set to 1 or 0.

Regards

[Ash_R_Intel]

As there is no further response to the case, opening this case for community responses.

Regards