FPGA Intellectual Property
PCI Express*, Networking and Connectivity, Memory Interfaces, DSP IP, and Video IP
6421 Discussions

仿真O-RAN Intel FPGA IP Example问题

yufuliang
Beginner
1,280 Views
 
    在仿真O-RAN Intel FPGA IP Example时,发现Ecpri IP输出的数据只有C-Plane数据,无U-Plane数据,具体实现过程如下:
 
1.  O-RAN IP配置如下(默认配置),然后Generate Example Design 
   yufuliang_1-1645768680894.jpeg

 

 

 
   

 

2.  打开modelsim   cd {***\simulation\setup_scripts\mentor}    do run_vsim.do   进行仿真。
     avst_sink_*为ORAN_IP输出的数据,ext_sink_*为C&M数据。mac_source_*为Ecpri_IP输出数据。
     如下图所示:Ecpri输出只有C&M数据。
  yufuliang_2-1645768680886.jpeg

 

 
3.  进一步验证发现,当我配置ECPRI_IP如下图所示,Generate Example Design 。
     使用modelsim仿真,ECPRI_IP输出的数据包含C&M数据与U-Plane数据(与数据长度无关)。
    当勾选配置Pair With ORAN时,仿真结果异常,且与配置ORAN-IP的现象一致。
   yufuliang_3-1645768681044.jpeg

 

 

 
4.  说明:配置ORAN-IP之后,Generate Example Design 工程中会自动生成ECPRI_IP,10GE_MAC,Native-PHY.
               配置CPRI-IP之后,
Generate Example Design 工程中会自动生成0GE_MAC,Native-PHY.
          且两个工程的MAC与PHY的配置相同,modelsim仿真时配置的ECPRI_IP的CSR也相同。
 
5.   疑问:5.1  为何Intel ORAN-IP自带的Example工程仿真无法通过?是否需要特别配置参数?(目前试了更改部分参数,仿真结果均无变化)
                5.2  查看了UG20317 O-RAN Intel ® FPGA IP Design Example User Guide,没找到相应问题。
                5.3  仿真所使用的Questasim版本为 “
Questasim SE-64 10.6f”
                5.4  仿真oran_tb.sv,使能C面数据和U面数据,设置节类型为1,无节扩展,C面数据的时序疑问,Ug-oran中的时序要求为:
yufuliang_4-1645768981076.png

仿真时的时序图:

yufuliang_5-1645769264879.png

tx_valid为高电平期间,tx_soptx_eop为高电平期间,发送C面的IE信息应该保持不变,为什么tx_valid &tx_sop ==1,  tx_valid & tx_eop == 1的位置字段数据跳变?

0 Kudos
6 Replies
yufuliang
Beginner
1,249 Views

追加描述如下:

修改C面数据包生成模块bug,如下图所示:

yufuliang_0-1646035682053.png

在此基础上仿真工程设置C面、U面使能,压缩/解压缩使能,压扩方法采用块浮点算法,设置压缩后数据位宽为8bit如下图所示:

yufuliang_1-1646035833163.png

整个例子工程仿真:C面回环完全正确。U面数据出现如下问题:

yufuliang_2-1646035926971.png

oran ip tx发送侧信号输入时序为:avst_sink_u_valid,avst_sink_startofpacket,avst_sink_endofpacket使能期间,tx_u_frameid,tx_u_subframeid,tx_u_slotID,tx_u_symbolid等信号均保持不变,但在rx接受侧相应信号解析的时序出现错误:

yufuliang_3-1646036265249.png

rx_u_frameid,rx_u_subframeid,rx_u_slotID,rx_u_symbolid等信号在avst_source_u_valid,avst_source_startofpacket,avst_source_endofpacket使能期间发生跳变;

 

更改仿真程序为:oran IP在AVST侧自回环,如下图所示,U面数据时序问题依然存在。

yufuliang_5-1646036487772.png

 

yufuliang_6-1646036499616.png

 

yufuliang_7-1646036517272.png

 

 

0 Kudos
yufuliang
Beginner
1,246 Views

继续追加仿真描述:

目前仿真只做U面数据仿真,禁止C面数据,与C/U同时使能现象出现的时序问题一致。

仿真例程ehernet phy IP收发回环:

yufuliang_0-1646038200806.png

修改为o-ran IP AVST收发自回环:

yufuliang_1-1646038506836.png

 

0 Kudos
yufuliang
Beginner
1,221 Views

此问题单关闭

 

原因已经定位:o-ran的user guide手册,时序图与文档描述不完全一致,rx_sec_hdr_valid信号么有体现出来,rx_u_dataDirection等字段信息没体现出don't care

yufuliang_0-1646642408183.png

yufuliang_1-1646642432984.png

 

0 Kudos
JET60200
New Contributor I
1,184 Views

 

Hi @yufuliang ,   thanks for update your result  

 

冒犯打搅一下:    我们也在尝试英特尔 "eCPRI + ORAN IP" 来验证 ORAN 7-2 的方案,但遇到了跟你一样问题 (仿真工程中 C Plane 有数据,但 U Plane 一直没有数据出来~)。 是否是 Intel ORAN User Guide 文档有啥参数遗漏了, 您能讲下这个问题是具体怎么解决的吗 ?

 

( 另外.  如果您能分享下最终正常仿真的 oran simulation 工程,那就太好了  (  1684392931@qq.com  )。 

 

非常感谢 ~ 

Thanks & Best Regards

0 Kudos
Ash_R_Intel
Employee
1,067 Views

Hi,

Please check if the top level testbench file has ENABLE_UPLANE parameter set to 1 or 0.


Regards


0 Kudos
Ash_R_Intel
Employee
1,006 Views

As there is no further response to the case, opening this case for community responses.


Regards


0 Kudos
Reply