FPGA, SoC, And CPLD Boards And Kits
FPGA Evaluation and Development Kits
5780 Discussions

MAX V器件内部振荡器产生的时钟能否作为CPLD逻辑侧的全局时钟使用

1 Reply
YuanLi_S_Intel
Employee
136 Views

你是说clock共应,可以用在MAX V内部​逻辑侧吗?是可以的

0 Kudos
Reply