Hola;) !. TengO un problema con este código me aparece el siguiente error:
Error: Top-level design entity "COMPONENTES" is undefined
Al principio me faltaba un " ; ", pero no era eso. Pues me sigue saliendo el mismo error. Por favor ayudenme con este inconveniente. Gracias
anticipadamente!
Library ieee;
use ieee.std_logic_1164.all;
package COMPONENTES is
COMPONENT REG_DES is
port(SLSI,SRSI,x,y,z,o: in std_logic;
S0,s1,clrn,clk: in std_logic;
QA,QB,QC,QD: OUT std_logic);
end component;
component mux_21 is
port(sel:in std_logic;
A,B: in std_logic_vector(4 downto 1);
GN: in std_logic;
y: out std_logic_vector(4 downto 1));
end component;
component BCD_7SEG is
port(BIN,RBIN,LTN,D,C,B,A: in std_logic;
RBON,OH,OG,OE,OD,OC,OB,OA: out std_logic);
end component;
end COMPONENTES;
