DDR2 Timing

Intel® Quartus® Prime Software

Intel® Quartus® Prime Design Software, Design Entry, Synthesis, Simulation, Verification, Timing Analysis, System Design (Platform Designer, formerly Qsys)

DDR2 Timing

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I have a Cyclone IV design with Nios and a DDR2-RAM connected to the Nios.

There is an .sdc file generated by Quartus named "CPU1_DDR2_phy_ddr_timing.sdc". I think it is generated with a script.

Do I still need to constrain the timing of the DDR2?

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