altera GPIOip could be inferred on VHDL on Verilog instead of generated from ip ?

Intel® Quartus® Prime Software

Intel® Quartus® Prime Design Software, Design Entry, Synthesis, Simulation, Verification, Timing Analysis, System Design (Platform Designer, formerly Qsys)

altera GPIOip could be inferred on VHDL on Verilog instead of generated from ip ?

1.513Aufrufe

Hi to all, in the user guide I did't find any possibility to infer the altera_gpio ip in the rtl code (both VHDL or Verilog), it is possible? or the ip should be generate every time for specifical use (for example DDR GPIO, LVDS GPIO, bidir GPIO and so on... )

Thanks

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