DDR3 Avalon slave wait request stays high in the middle of a write

Programmable Devices

CPLDs, FPGAs, SoC FPGAs, Configuration, and Transceivers

DDR3 Avalon slave wait request stays high in the middle of a write

2.218Aufrufe

Hi all,

I am trying to write to a DDR3 memory slave using an avalon interface (Cyclone V GT dev kit). I am using the avalon burst master templates provided by Altera (https://www.altera.com/support/support-resources/design-examples/intellectual-property/embedded/nios-ii/exm-avalon-mm.html). I am continually writing the data in a loop using the write burst master. However, after few complete transfers, the wait request signal from the slave stays high in the middle of a transfer and the transfer stalls indefinitely. I have tapped to the length variable from the master template and I can infer that the write stalls in the middle of a transfer due to the wait request signal.

Can anyone advise me why this behaviour, please?

Kind regards,

Lijo

337 KB

Link kopiert

0 Antworten

Community-Support wird von Montag bis Freitag angeboten. Andere Kontaktmethoden finden Sie hier.

Intel überprüft nicht alle Lösungen, darunter auch nicht alle Dateiübertragungen, die ggf. in der Community stattfinden. Dementsprechend lehnt Intel alle ausdrücklichen und stillschweigenden Garantien ab, einschließlich und ohne Einschränkung stillschweigender Garantien der Marktgängigkeit, der Eignung für einen bestimmten Zweck und der Nichtverletzung von Rechten sowie jeglicher Garantien, die sich aus der Ausführung, Bearbeitung oder handelsmäßigen Verwendung ergeben.

Vollständige Angaben zu Compiler-Optimierungen finden Sie in unseren Optimierungshinweis.