Transciever channel placement order for PCIe in stratix V

Programmable Devices

CPLDs, FPGAs, SoC FPGAs, Configuration, and Transceivers

Transciever channel placement order for PCIe in stratix V

951Aufrufe

Is it necessary to have transceiver channel placements in-order to use PCIe Hard IP in stratix V FPGA. For instance, for a 8-lane PCIe hard IP endpoint can I place channels in the following order 0,1,3,4,4,5,6,7 instead of 0,1,2,3,4,5,6,7.

Link kopiert

0 Antworten

Community-Support wird von Montag bis Freitag angeboten. Andere Kontaktmethoden finden Sie hier.

Intel überprüft nicht alle Lösungen, darunter auch nicht alle Dateiübertragungen, die ggf. in der Community stattfinden. Dementsprechend lehnt Intel alle ausdrücklichen und stillschweigenden Garantien ab, einschließlich und ohne Einschränkung stillschweigender Garantien der Marktgängigkeit, der Eignung für einen bestimmten Zweck und der Nichtverletzung von Rechten sowie jeglicher Garantien, die sich aus der Ausführung, Bearbeitung oder handelsmäßigen Verwendung ergeben.

Vollständige Angaben zu Compiler-Optimierungen finden Sie in unseren Optimierungshinweis.