Why this signal of ALTPLL is a base clk? - Intel Community

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Why this signal of ALTPLL is a base clk?

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Why this signal of ALTPLL is a base clk?

IP: ALPLL

Quartua Prime 18.0 timing analyzer.

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2 Réponses

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This happened usually you did not use the derive_PLL_clocks in your sdc files. Can you check your *.sdc?

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You are right. Thanks!

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